特許

J-GLOBAL ID：200903067857398656

ビット線構造およびその製造方法

発明者： カコシュケ,ロナルド ,  シュム,ダニー ,  テンペル,ゲオルク
出願人/特許権者： インフィネオン テクノロジーズ アクチエンゲゼルシャフト
代理人 (3件)： 原 謙三 ,  木島 隆一 ,  金子 一郎
公報種別：公表公報
出願番号（国際出願番号）：特願2004-533202
公開番号（公開出願番号）：特表2006-502565
出願日： 2003年08月08日
公開日（公表日）： 2006年01月19日
要約：

本発明は、表面ビット線(DLx)および埋め込みビット線(SLx)を備えたビット線構造に関するものである。これに関して、埋め込みビット線(SLx)は、トレンチ絶縁層(6)を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層(12)と自動調心電極層(13)とを介して形成された接触部とともに、ドープ領域(10)に接続されている。

請求項（抜粋）：

複数の第1ドーピング領域(D)を接続するための、基板面に形成された表面ビット線(DLx)と、 複数の第2ドーピング領域(S;10)を接続するための、基板(1,2,3)の内部に形成された埋め込みビット線(SLx)とを備えたビット線構造であって、 上記基板(1,2,3)内に設けられたトレンチ(T)と、 上記トレンチ(T)のトレンチ表面に設けられたトレンチ絶縁層(6)と、 上記トレンチ絶縁層(6)に沿ってトレンチ(T)の下部に設けられた埋め込みビット線(SLx、7)と、 トレンチ(T)の第1上部領域内における上記埋め込みビット線(SLx)の上に設けられた被覆絶縁層(8,8A,9)と、 トレンチ(T)の第2上部領域内における上記埋め込みビット線(SLx)の上に設けられた複数の被覆接続層(12)と、 上記基板面に設けられた複数の自動調心電極層(13)とが、形成されており、 上記複数の被覆接続層(12)は、自動調心電極層(13)を介して、上記複数の第2ドーピング領域(S、10)に導電的に接続されていることを特徴とするビット線構造。

IPC (8件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 21/28 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 29/417 ,  H01L 23/52 ,  H01L 21/320

FI (5件)：

H01L27/10 434 ,  H01L21/28 301S ,  H01L29/78 371 ,  H01L29/50 M ,  H01L21/88 J

Fターム (51件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB40 ,  4M104CC01 ,  4M104DD55 ,  4M104DD84 ,  4M104GG09 ,  4M104GG16 ,  5F033HH25 ,  5F033JJ04 ,  5F033KK04 ,  5F033LL04 ,  5F033MM30 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ31 ,  5F033QQ48 ,  5F033QQ59 ,  5F033QQ65 ,  5F033QQ70 ,  5F033RR04 ,  5F033VV16 ,  5F083EP00 ,  5F083EP32 ,  5F083EP77 ,  5F083ER21 ,  5F083GA09 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083KA06 ,  5F083KA07 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR39 ,  5F083PR40 ,  5F101BA00 ,  5F101BD22 ,  5F101BD31 ,  5F101BD35 ,  5F101BE07 ,  5F101BH13 ,  5F101BH15

引用特許：

審査官引用 (3件)

• 特開平3-217054
  
• メモリセル装置及び相応の製造方法
  公報種別：公表公報   出願番号：特願2000-533875   出願人：インフィネオンテクノロジースアクチエンゲゼルシャフト
• 半導体回路構成および関連する製造方法
  公報種別：公表公報   出願番号：特願2002-547234   出願人：インフィネオンテクノロジーズアクチェンゲゼルシャフト