特許
J-GLOBAL ID：200903097289237614
半導体回路構成および関連する製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別：公表公報
出願番号（国際出願番号）：特願2002-547234
公開番号（公開出願番号）：特表2004-514301
出願日： 2001年10月22日
公開日（公表日）： 2004年05月13日
要約：
本発明は、半導体回路構成、および関連する製造方法に関する。この構成において、マトリックス形状に構成されるスイッチング素子(T)を駆動する、複数のワード線(WL1〜WL3)および複数のビット線(BL1、BL2)が行および列で半導体基板(1)上に構成される。この場合、活性領域(AA)におけるソースおよびドレイン領域をそれぞれのビット線(BL1、BL2)に接続するための複数の導電性接続ストリップ(9)が、ワード線(WL1、WL2)間に形成されて、活性領域(AA)における半導体基板(1)の表面にてソースおよびドレイン領域との直接的接触を作製する。このようにして、非常に簡単なリソグラフィ条件で、特に小型のセル領域が取得される。【選択図】図8
請求項（抜粋）：
半導体基板(1)内に形成され、かつマトリックス形状に構成される複数のスイッチング素子(T)と、
該スイッチング素子(T)を行ごとに駆動するための、実質的に直線の複数のワード線(WL1〜WL3)と、
該スイッチング素子(T)を列ごとに駆動するための、実質的に直線の複数のビット線(BL1、BL2)と
を備え、
該ワード線(WL1〜WL3)は、実質的に、該スイッチング素子の制御層(5)によって形成され、該ビット線は、各々、ソース線(SL1)およびドレイン線(DL1)を有し、これらは、該スイッチング素子(T)のそれぞれのソースおよびドレイン領域(S/D)の選択的駆動を可能にし、該ソースおよびドレイン領域は、該半導体基板(1)の実質的に直線の活性領域(AA)において互いに間隔を空けて形成される、半導体回路構成であって、
該ソースおよびドレイン領域(S/D)を該それぞれのソース線(SL1)およびドレイン線(DL1)と接続するための、複数の導電性接続ストリップ(9)と、
該接続ストリップ(9)は、該ワード線(WL1〜WL3)間に配置され、かつ該半導体基板(1)の表面にて、該ソースおよびドレイン領域(S/D)と直接的に接触することとを特徴とする、半導体回路構成。
IPC (5件)：
H01L21/8247
, H01L21/3205
, H01L27/115
, H01L29/788
, H01L29/792
H01L27/10 434
, H01L29/78 371
, H01L21/88 B
5F033HH04
, 5F033QQ08
, 5F033QQ11
, 5F033QQ25
, 5F033QQ35
, 5F033QQ48
, 5F033QQ58
, 5F033QQ59
, 5F033QQ65
, 5F033RR15
, 5F033UU03
, 5F033VV06
, 5F033VV16
, 5F033XX03
, 5F083EP18
, 5F083EP23
, 5F083EP75
, 5F083EP77
, 5F083ER22
, 5F083GA09
, 5F083JA32
, 5F083LA12
, 5F083LA16
, 5F083NA01
, 5F083PR03
, 5F083PR06
, 5F083PR12
, 5F083PR21
, 5F083PR29
, 5F083PR36
, 5F083PR40
, 5F083ZA12
, 5F101BA07
, 5F101BA46
, 5F101BB05
, 5F101BD33
, 5F101BE07
, 5F101BH02
, 5F101BH03
, 5F101BH13
, 5F101BH19
