特許

J-GLOBAL ID：200903068094296934

半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置

発明者： 伊藤 光実 ,  嶋田 純一 ,  向井 清士 ,  辻川 洋行
出願人/特許権者： 松下電器産業株式会社
代理人 (5件)： 小栗 昌平 ,  本多 弘徳 ,  市川 利光 ,  高松 猛 ,  栗宇 百合子
公報種別：公開公報
出願番号（国際出願番号）：特願2002-229216
公開番号（公開出願番号）：特開2004-071837
出願日： 2002年08月06日
公開日（公表日）： 2004年03月04日
要約：

【課題】デカップリング容量の増大が可能で、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することのできる半導体装置を提供する。【解決手段】電源配線あるいはグランド配線に近接した領域であるか否かにかかわらず、チップの空き領域にMOSを敷き詰め、配線層、拡散層を利用して電源配線・グランド配線に接続させるようにしたものである。【選択図】図2

請求項（抜粋）：

半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、 前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、前記空き領域に、ゲート酸化膜を絶縁膜とするMOS容量セルの配置が可能であるか否かを判断する判断工程と、 上記判断工程で可であると判断された領域にMOS容量セルを配置する工程と 前記MOS容量セルのゲート導体を第1の電位に接続するとともに、基板を第2の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする半導体装置用パターン生成方法。

IPC (4件)：

H01L21/82 ,  G06F17/50 ,  H01L21/822 ,  H01L27/04

FI (6件)：

H01L21/82 D ,  G06F17/50 658N ,  G06F17/50 658V ,  H01L21/82 C ,  H01L27/04 C ,  H01L27/04 H

Fターム (28件)：

5B046AA08 ,  5B046BA05 ,  5F038AC03 ,  5F038AC05 ,  5F038BH03 ,  5F038BH19 ,  5F038CA17 ,  5F038CA18 ,  5F038CD02 ,  5F038CD10 ,  5F038CD14 ,  5F038EZ09 ,  5F038EZ20 ,  5F064BB02 ,  5F064BB21 ,  5F064CC10 ,  5F064CC23 ,  5F064DD26 ,  5F064EE02 ,  5F064EE14 ,  5F064EE15 ,  5F064EE27 ,  5F064EE33 ,  5F064EE35 ,  5F064EE36 ,  5F064EE51 ,  5F064EE52 ,  5F064HH06

引用特許：

審査官引用 (4件)

• 半導体装置設計支援装置
  公報種別：公開公報   出願番号：特願2000-168009   出願人：富士通株式会社
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願平10-102630   出願人：岩手東芝エレクトロニクス株式会社, 株式会社東芝
• 集積回路とそのパターン設計方法及び設計装置
  公報種別：公開公報   出願番号：特願平9-190795   出願人：松下電器産業株式会社
• 半導体集積回路の自動配置配線方法
  公報種別：公開公報   出願番号：特願2000-089347   出願人：三菱電機株式会社