特許
J-GLOBAL ID：200903068229796312
半導体装置及びその製造方法、回路基板並びに電子機器
発明者：
出願人/特許権者：
代理人 (3件)：
井上 一
, 布施 行夫
, 大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-332760
公開番号（公開出願番号）：特開2005-101248
出願日： 2003年09月25日
公開日（公表日）： 2005年04月14日
要約：
【課題】配線形成の自由度を大きくすることにある。【解決手段】半導体装置は、複数の電極14を有する半導体基板10と、複数のランド20と、複数の電極14と複数のランド20とを電気的に接続する複数の配線30と、複数のランド20に設けられた複数の外部端子と、を含む。複数の配線30は、第1及び第2の配線32,34を含む。複数のランド20は、複数の分割部24からなる分割ランド22を含む。複数の分割部24は、第1の配線32と連続して形成された第1の分割部27と、第1の分割部27から間隔をあけて形成された第2の分割部28と、を含む。第2の配線34は、第1の分割部27と第2の分割部28との間を通過して形成されている。外部端子は、第2の配線34に非接触の状態でオーバーラップして、第1及び第2の分割部27,28の両方に接触して設けられてなる。【選択図】図1
請求項（抜粋）：
複数の電極を有する半導体基板と、
複数のランドと、
前記複数の電極と前記複数のランドとを電気的に接続する複数の配線と、
前記複数のランドに設けられた複数の外部端子と、
を含み、
前記複数の配線は、第1及び第2の配線を含み、
前記複数のランドは、複数の分割部からなる分割ランドを含み、
前記複数の分割部は、前記第1の配線と連続して形成された第1の分割部と、前記第1の分割部から間隔をあけて形成された第2の分割部と、を含み、
前記第2の配線は、前記第1の分割部と前記第2の分割部との間を通過して形成され、
前記外部端子は、前記第2の配線に非接触の状態でオーバーラップして、前記第1及び第2の分割部の両方に接触して設けられてなる半導体装置。
IPC (1件)：
FI (2件)：
H01L23/12 Q
, H01L23/12 501F
出願人引用 (1件)
審査官引用 (5件)
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