特許
J-GLOBAL ID：200903068299954438

半導体装置とその製造方法

発明者：
末代 知子

末代 知子 について

, 
中川 明夫

中川 明夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-054945
公開番号（公開出願番号）：特開2002-261282
出願日： 2001年02月28日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 薄層基板を用いて所要のターンオフ時間及びオン特性を有し、研磨誤差を抑えることが可能な素子を形成することが困難であった。【解決手段】 IGBTにおいて、MOSゲート構造が形成されたn-高抵抗層21の下にnバッファ層23が形成され、このnバッファ層23とp+ドレイン層との相互間にn+バッファ層31が形成されている。p+ドレイン層は低ドーズ量であるため、キャリアの注入効率を低減でき、ライフタイム制御をすることなく高速化が可能である。ライフタイム制御をしないため、オン電圧を低下できる。nバッファ層23はターンオフ時に空乏層の伸びを急激に止めず、電流、電圧に振動が発生することを防止できる。n+バッファ層31は、逆バイアス印加時の耐圧を十分に確保する。
請求項（抜粋）：
第1導電型の第1のバッファ層と、前記第1のバッファ層の上に形成された高抵抗の第1導電型の高抵抗層と、前記高抵抗層の上に形成された第2導電型のベース層と、前記ベース層の表面に形成された第1導電型のソース領域と、前記ソース領域、前記ベース層、及び高抵抗層から絶縁して形成されたゲート電極と、前記第1のバッファ層の前記高抵抗層が形成される面と反対側に形成された第2導電型のドレイン層と、前記第1のバッファ層と前記ドレイン層との間に形成された前記第1のバッファ層より不純物濃度が高い第1導電型の第2のバッファ層とを具備することを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 655 ,  H01L 21/336
FI (2件)：
H01L 29/78 655 B ,  H01L 29/78 658 K
引用特許：
審査官引用 (4件)
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