特許
J-GLOBAL ID:200903068538878676
半導体装置およびその製造方法
発明者:
,
,
出願人/特許権者:
代理人 (2件):
吉竹 英俊
, 有田 貴弘
公報種別:公開公報
出願番号(国際出願番号):特願2008-100187
公開番号(公開出願番号):特開2009-253072
出願日: 2008年04月08日
公開日(公表日): 2009年10月29日
要約:
【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層2が形成された半導体基板1と、エピタキシャル結晶成長層2上部に選択的に形成されたウェル領域3とを備える。そして、ウェル領域3上部に選択的に形成されたソース領域4と、ソース領域4とエピタキシャル結晶成長層2とに挟まれたウェル領域3の表面を覆うゲート絶縁膜6上に形成されたゲート電極7とを備える。ゲート電極7は、珪素層7aと、炭化珪素層7bとの積層構造からなり、ゲート電極7上部に形成されたシリサイド層7cをさらに備える。【選択図】図1
請求項(抜粋):
炭化珪素からなり、表面にエピタキシャル結晶成長層が形成された半導体基板と、
前記エピタキシャル結晶成長層上部に選択的に形成された第1の導電領域と、
前記第1の導電領域上部に選択的に形成された第2の導電領域と、
前記第2の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第1の導電領域の表面を覆うゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極は、珪素層と、炭化珪素層との積層構造からなり、
前記ゲート電極上部に形成された第1のシリサイド層をさらに備える、
半導体装置。
IPC (6件):
H01L 29/78
, H01L 21/28
, H01L 29/423
, H01L 29/49
, H01L 21/336
, H01L 29/12
FI (8件):
H01L29/78 652K
, H01L21/28 301D
, H01L21/28 301B
, H01L29/58 G
, H01L29/78 301B
, H01L29/78 658E
, H01L29/78 652T
, H01L29/78 301G
Fターム (73件):
4M104BB01
, 4M104BB03
, 4M104BB21
, 4M104BB25
, 4M104BB26
, 4M104BB27
, 4M104BB36
, 4M104BB37
, 4M104CC05
, 4M104DD56
, 4M104DD65
, 4M104DD79
, 4M104DD84
, 4M104DD89
, 4M104EE05
, 4M104EE09
, 4M104EE14
, 4M104EE16
, 4M104EE18
, 4M104FF06
, 4M104FF07
, 4M104FF14
, 4M104GG09
, 4M104GG14
, 4M104HH16
, 5F140AA01
, 5F140AA06
, 5F140AB01
, 5F140AC23
, 5F140BA02
, 5F140BA16
, 5F140BB15
, 5F140BC06
, 5F140BC12
, 5F140BC17
, 5F140BD18
, 5F140BE03
, 5F140BE07
, 5F140BE09
, 5F140BE17
, 5F140BF04
, 5F140BF11
, 5F140BF13
, 5F140BF19
, 5F140BF21
, 5F140BF28
, 5F140BF29
, 5F140BF42
, 5F140BG08
, 5F140BG12
, 5F140BG26
, 5F140BG28
, 5F140BG32
, 5F140BG35
, 5F140BG38
, 5F140BG44
, 5F140BG45
, 5F140BG49
, 5F140BG53
, 5F140BH21
, 5F140BH43
, 5F140BH49
, 5F140BJ09
, 5F140BJ27
, 5F140BK13
, 5F140BK21
, 5F140BK32
, 5F140BK35
, 5F140BK39
, 5F140CA03
, 5F140CA07
, 5F140CC02
, 5F140CF04
引用特許: