特許
J-GLOBAL ID：200903068737643670

半導体装置の製造方法

発明者：
風間 健一

風間 健一 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-238710
公開番号（公開出願番号）：特開2006-059929
出願日： 2004年08月18日
公開日（公表日）： 2006年03月02日
要約：
【課題】裏面電極工程のウェハの反りを抑制して、ウェハの割れやキズの発生率を低下させることで、良好なデバイス特性と低コスト化を達成できる半導体装置の製造方法を提供する。【解決手段】図1(d)の工程において、100μm厚みのウェハ1のp型コレクタ層4上に、アルミニウム(Al)膜5a、チタン(Ti)膜5b、ニッケル(Ni)膜5c、金(Au)膜5dなどの金属膜を組合わせて裏面電極5をスパッタ法を用いて形成する場合に、ウェハ1の温度を110°Cから150°Cとすることで、ウェハ1の反り量を4mm程度に抑制できて、ウェハ1の割れやキズの不良率が低減し、良好なデバイス特性と低コスト化を図ることができる。【選択図】 図1
請求項（抜粋）：
半導体基板の第1主面側に表面側構造を形成した後で、前記半導体基板の第2主面を研削し、研削した後の薄い半導体基板の第2主面側に裏面構造を形成し、該裏面構造を構成する裏面電極として、Ni膜を含む複数の金属膜を前記薄い半導体基板の第2主面上に積層して形成した半導体装置の製造方法において、 前記半導体基板の温度を110°C〜150°Cに制御して、該半導体基板の第2主面上に前記複数の金属膜をスパッタ法で積層して形成することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/28 ,  H01L 21/285 ,  H01L 29/78 ,  H01L 29/739
FI (4件)：
H01L21/28 301R ,  H01L21/285 S ,  H01L29/78 652L ,  H01L29/78 655F
Fターム (11件)：
4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB03 ,  4M104BB14 ,  4M104CC01 ,  4M104DD37 ,  4M104FF13 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20
引用特許：
出願人引用 (1件) 審査官引用 (3件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願2001-068254   出願人：株式会社日立製作所
  • 特開平4-058561
  • 特開平4-058561

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