特許
J-GLOBAL ID：200903068959058635

半導体装置およびその製造方法

発明者：
和田 伸一

和田 伸一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-157430
公開番号（公開出願番号）：特開2000-349244
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】しきい値電圧の異なる複数のトランジスタを有する半導体装置であって、ゲートに十分な正電圧を印加し、オン抵抗の低減が可能である半導体装置およびその製造方法を提供する。【解決手段】基板1上に第1の電界効果トランジスタEFETと、それよりもしきい値電圧の低い第2の電界効果トランジスタDFETと有する半導体装置であって、第1および第2の電界効果トランジスタは、少なくともゲート電極9下部の第1の高抵抗層4cに形成された、キャリアと導電型が逆である不純物を含有する低抵抗領域11を有し、第1の電界効果トランジスタのゲート下部の第1の高抵抗層は、第2の電界効果トランジスタのゲート下部の第1の高抵抗層よりも薄く形成されている半導体装置およびその製造方法。
請求項（抜粋）：
基板上に第1の電界効果トランジスタと、前記第1の電界効果トランジスタよりもしきい値電圧が低い第2の電界効果トランジスタとを有する半導体装置であって、前記第1の電界効果トランジスタおよび前記第2の電界効果トランジスタはそれぞれ、前記基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、キャリアと導電型が同一である第1導電型不純物を含有するキャリア供給層と、前記キャリア供給層上に形成された第1の高抵抗層と、前記第1の高抵抗層上に所定の間隔をあけて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記第1の高抵抗層上に形成されたゲート電極と、少なくとも前記ゲート電極下部を含む前記第1の高抵抗層の一部に形成された、前記第1導電型と導電型が逆である第2導電型不純物を含有する低抵抗領域とを有し、前記第1の電界効果トランジスタの前記ゲート電極下部の前記第1の高抵抗層は、前記第2の電界効果トランジスタの前記ゲート電極下部の前記第1の高抵抗層よりも薄く形成されている半導体装置。
IPC (7件)：
H01L 27/095 ,  H01L 21/223 ,  H01L 21/06 ,  H01L 21/8232 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 29/812
FI (4件)：
H01L 29/80 E ,  H01L 21/223 ,  H01L 27/06 F ,  H01L 29/80 H
Fターム (21件)：
5F102GA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ05 ,  5F102GK05 ,  5F102GL04 ,  5F102GL05 ,  5F102GM04 ,  5F102GM06 ,  5F102GN05 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR09 ,  5F102GS02 ,  5F102GT03 ,  5F102GV08 ,  5F102HC01 ,  5F102HC05 ,  5F102HC07 ,  5F102HC11
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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