キャッシュ装置及び制御方法

発明者： ,
出願人/特許権者：
代理人 (1件)：竹内進 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-287757
公開番号（公開出願番号）：特開2001-109662
出願日： 1999年10月08日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】キャッシュ上のデータブロックを管理する状態を細分化して他系への状態変更の要求を減してキャッシュへのアクセス性能を高める。【解決手段】キャッシュコントローラ18は、データブロックの状態を、無効I、共有S、排他系E、変更M、共有変更Oに新たに書込可能Wを加えた6状態で表現する。キャッシュコントローラ18は、自系CPUから無効I状態のデータブロックへのフェッチ要求に対し、他系のキャッシュ装置から変更Mの状態にあるデータブロックを取得した場合、取得したデータブロックの状態を無効Iから書込可能Wに変更し、取得先のデータブロックの状態を変更Mから無効Iに切替え、次の自系CPUのストア要求で他系への状態変更通知を不要にする。

請求項（抜粋）：

プロセッサ毎に設けられ、相互に接続されるキャッシュ装置に於いて、前記主記憶の一部のデータをキャッシュラインのブロック単位に保持すると共に前記キャッシュラインに保持したデータブロック状態を示す情報を保持するキャッシュメモリと、前記データブロックの状態を、無効I(Invalid)、共有S(Shared)、排他E(Exclusive )、変更M(Modified)、共有変更O(Shared Modified )の他に、フェッチ要求があった場合に段階的に共有性を持たせるために書込可能W(Writable Modified )の6状態で表現して前記キャッシュメモリを制御するキャッシュコントローラと、を備えたことを特徴とするキャッシュ装置。

Fターム (10件)：

5B005JJ11 , 5B005KK13 , 5B005MM01 , 5B005NN31 , 5B005NN42 , 5B005NN43 , 5B005NN53 , 5B005PP21 , 5B005PP26 , 5B005SS12

引用特許：

審査官引用 (6件)

記憶階層レベル間での交換のコヒーレンシー管理方法
公報種別：公開公報出願番号：特願平6-164406 出願人：ブル・エス・アー
特開平4-191946
特開昭57-109180

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