特許
J-GLOBAL ID：200903069708375395
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-156795
公開番号（公開出願番号）：特開平10-003790
出願日： 1996年06月18日
公開日（公表日）： 1998年01月06日
要約：
【要約】【課題】 メモリセル占有面積を低減しかつ低電源電圧動作を可能にする。【解決手段】 メモリセル列に対応して設けられるビット線対(6a,6b)に対応してセンス回路(100a,100b)を設ける。選択メモリセルの記憶データをこのセンス回路で検知増幅しかつラッチし、メモリセル選択後このセンスアンプのラッチ情報を再び選択メモリセルへ再書込する。これにより、メモリセルの記憶情報の破壊を防止する。
請求項（抜粋）：
行方向に配設される複数のワード線、列方向に配設される複数のビット線対、および前記複数のワード線と前記複数のビット線対との交差部に対応して配置され、各々が情報を記憶する複数のメモリセルを備え、前記複数のメモリセルの各々は、(i)第1の電源ノードと第1および第2の記憶ノードそれぞれとの間に結合され、前記第1および第2の記憶ノードを前記第1の電源ノード上の電圧レベル上に駆動するための1対の負荷素子と、(ii)前記第1および第2の記憶ノードと第2の電源ノードとの間に結合され、前記第1および第2の記憶ノード上の電位を保持するための1対の交差結合されたドライブトランジスタ素子と、(iii)対応のワード線上の信号電位に応答して前記第1および第2の記憶ノードを対応のビット線対のビット線へそれぞれ電気的に接続する1対のアクセストランジスタ素子とを備え、さらに、前記複数のビット線対各々に対応して設けられ、活性化時対応のビット線対の電位差を検知し、増幅し、かつラッチする複数のセンスアンプ、メモリセル選択指示信号に応答して、前記複数のセンスアンプを活性化するためのセンスアンプ活性化手段、および与えられたアドレス信号をデコードして前記複数のワード線のうちのアドレス指定された行に対応して配置されたワード線を選択状態へ駆動するための行選択手段を備える、半導体記憶装置。
引用特許：
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