特許
J-GLOBAL ID：200903069769631971

半導体装置及びその製造方法

発明者：
井上 達郎

井上 達郎 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-137895
公開番号（公開出願番号）：特開2000-332125
出願日： 1999年05月18日
公開日（公表日）： 2000年11月30日
要約：
【要約】【課題】 膜厚が相互に異なるゲート絶縁膜を有する半導体装置の製造方法であって、半導体基板表面やゲート絶縁膜表面の汚染を防止し、ゲート絶縁膜上に或いは半導体基板表面に新たなゲート絶縁膜を正常に形成する。【解決手段】 素子形成領域の半導体基板11表面に第1のゲート絶縁膜13を形成する工程と、第1のゲート絶縁膜13上に無機材料からなる保護膜14を形成する工程と、保護膜14上に第1の感光性耐エッチング性膜15を形成する工程と、第1の感光性耐エッチング性膜15をマスクとして保護膜14をエッチングし、一部の素子形成領域の第1のゲート絶縁膜13を表出させる工程と、保護膜14をマスクとして、表出した第1のゲート絶縁膜13を除去し、半導体基板11を表出させる工程と、保護膜14を残したまま、表出させた半導体基板11表面に第2のゲート絶縁膜を形成する工程とを有している。
請求項（抜粋）：
同一の半導体基板に膜厚が相互に異なるゲート絶縁膜を形成する半導体装置の製造方法であって、前記半導体基板表面に選択的に素子分離領域を形成して、該素子分離領域により相互に分離された複数の素子形成領域を形成する工程と、前記素子形成領域の半導体基板表面に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に該絶縁膜に対してエッチング耐性を有する無機材料からなる保護膜を形成する工程と、前記保護膜上に該保護膜のエッチングに対してエッチング耐性を有する第1の感光性耐エッチング性膜を形成する工程と、前記第1の感光性耐エッチング性膜をパターニングし、一部の前記素子形成領域に前記第1の感光性耐エッチング性膜の開口部を形成する工程と、前記第1の感光性耐エッチング性膜の開口部を通して前記保護膜をエッチングし、前記一部の素子形成領域の第1のゲート絶縁膜を表出させる工程と、前記保護膜をマスクとして、前記表出した第1のゲート絶縁膜を除去し、半導体基板を表出させる工程と、前記表出させた半導体基板表面に第2のゲート絶縁膜を形成する工程とを有してなることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8234 ,  H01L 27/088
Fターム (7件)：
5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BB05 ,  5F048BB16 ,  5F048BG12
引用特許：
審査官引用 (4件)
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