特許
J-GLOBAL ID：200903020918404860

半導体装置の製造方法

発明者：
水嶋 和之

水嶋 和之 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-317602
公開番号（公開出願番号）：特開平10-163337
出願日： 1996年11月28日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】複数種のゲート絶縁膜を有するMOSトランジスタを高歩留まりで高い信頼性の下に製造する。【解決手段】半導体基板の表面に選択的に素子分離絶縁膜を設けて第1及び第2の素子形成領域を区画する工程と、全面に形成した第1のゲート絶縁膜表面に第1の導電膜を堆積しパターニングして第1の素子形成領域に選択的第1の導電層を形成する工程と、第2の素子形成領域の表面に第2のゲート絶縁膜を形成しその表面に第2の導電膜を堆積し化学的機械研磨して第2の素子形成領域にのみに選択的第2の導電層を形成する工程と、前記選択的第1の導電層と選択的第2の導電層とを同時にエッチングして第1及び第2の素子形成領域にゲート電極を形成した後ソース・ドレインの拡散層を形成する工程とを含む。
請求項（抜粋）：
一導電型の半導体基板の表面に選択的に素子分離絶縁膜を設けて高耐圧絶縁ゲート電界効果トランジスタ用の第1の素子形成領域と低耐圧絶縁ゲート電界効果トランジスタ用の第2の素子形成領域とを区画し、前記第1及び第2の素子形成領域の表面に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を含む表面に第1の導電膜を堆積しパターニングして前記第1の素子形成領域に選択的第1の導電層を形成する工程と、前記選択的第1の導電層の表面に保護絶縁膜を形成し、さらに前記第2の素子形成領域の前記第1のゲート絶縁膜を除去した後、前記第2の素子形成領域の表面に第2のゲート絶縁膜を形成する工程と、前記保護絶縁膜及び前記第2のゲート絶縁膜を含む表面に第2の導電膜を堆積し、前記第2の導電膜を化学的機械研磨し前記第2の素子形成領域にのみに選択的第2の導電層を形成する工程と、前記選択的第1の導電層と選択的第2の導電層とをエッチングして第1及び第2の素子形成領域にゲート電極を形成し、前記ゲート電極にセルフアラインに逆導電型の拡散層を形成して前記第1の素子形成領域に高耐圧絶縁ゲート電界効果トランジスタを、前記第2の素子形成領域に低耐圧絶縁ゲート電界効果トランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78
FI (2件)：
H01L 27/08 102 C ,  H01L 29/78 301 G
引用特許：
審査官引用 (5件)
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