特許
J-GLOBAL ID：200903070179209628
出力回路及びこれを用いた同期型DRAM
発明者：
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-028961
公開番号（公開出願番号）：特開2000-228085
出願日： 1999年02月05日
公開日（公表日）： 2000年08月15日
要約：
【要約】【課題】 出力時間のばらつきを低減し、高周波数にて出力データの有効幅を確保する。【解決手段】 ラッチ回路50から出力されたデータのうち、HIGH出力側のデータの電源レベルを変換する第1のレベル変換回路60aと、ラッチ回路50から出力されたデータのうち、LOW出力側のデータの電源レベルを変換する第2のレベル変換回路60bとを同一の構成とする。
請求項（抜粋）：
入力されたHIGH出力側及びLOW出力側のデータをそれぞれラッチ出力するラッチ回路と、該ラッチ回路から出力されたデータのうち、HIGH出力側のデータの電源レベルを変換する第1のレベル変換回路と、前記ラッチ回路から出力されたデータのうち、LOW出力側のデータの電源レベルを変換する第2のレベル変換回路と、前記第1のレベル変換回路にて変換されたデータ及び前記第2のレベル変換回路にて変換されたデータを出力する出力トランジスタ部とを有してなる出力回路において、前記第1のレベル変換回路と前記第2のレベル変換回路とは同一の構成を有することを特徴とする出力回路。
IPC (2件)：
G11C 11/409
, G11C 11/407
G11C 11/34 354 Q
, G11C 11/34 362 S
5B024AA04
, 5B024AA15
, 5B024BA21
, 5B024BA29
, 5B024CA07
