特許

J-GLOBAL ID：200903070289005386

PLL回路

発明者： 石井 博文
出願人/特許権者： 株式会社富士通ゼネラル
公報種別：公開公報
出願番号（国際出願番号）：特願平11-360777
公開番号（公開出願番号）：特開2001-177395
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】 電圧制御発振器の発振出力に、係数制御部よりの所要の係数を乗算部で乗算し、所要周波数の信号を発生するPLL回路において、出力信号の周波数を所定範囲内に制限する。【解決手段】 係数制御部7と乗算器4との間に係数リミッタ8を設ける。同係数制御部7が乗算器4に対し設定しようとする乗算係数が予め定めた係数を超える場合にはその新たな係数を設定しないように制限する。これにより乗算器4から出力される出力クロック信号Soの周波数foが更にシフトすることなく制限される。係数リミッタ8による係数制限の方法として、周波数がある上限値を超えないような係数制限、又は周波数がある下限値を超えないような係数制限、更には、これら双方の係数制限がある。係数の上限値又は下限値については予め係数リミッタ8にデータとして格納しておく。

請求項（抜粋）：

電圧制御発振器の発振出力に、係数制御部よりの所要の係数を乗算部で乗算し、所要周波数の信号を発生するPLL回路において、前記乗算する係数を制限する係数制限手段を設け、前記発生する信号の周波数を制限することを特徴とするPLL回路。

IPC (2件)：

H03L 7/08 ,  H04N 5/06

FI (2件)：

H04N 5/06 Z ,  H03L 7/08 N

Fターム (19件)：

5C020AA17 ,  5C020CA03 ,  5C020CA11 ,  5J106AA04 ,  5J106BB04 ,  5J106CC01 ,  5J106CC21 ,  5J106CC38 ,  5J106CC41 ,  5J106CC54 ,  5J106DD04 ,  5J106DD38 ,  5J106DD44 ,  5J106DD46 ,  5J106EE09 ,  5J106GG08 ,  5J106HH01 ,  5J106JJ05 ,  5J106KK12

引用特許：

審査官引用 (2件)

• PLL回路
  公報種別：公開公報   出願番号：特願平9-114074   出願人：株式会社富士通ゼネラル
• PLL回路
  公報種別：公開公報   出願番号：特願平7-313803   出願人：松下電器産業株式会社