特許

J-GLOBAL ID：200903070387348160

不揮発性半導体記憶装置

発明者： 樫村 雅彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-294676
公開番号（公開出願番号）：特開2000-114499
出願日： 1998年09月30日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】 一段と高速読出等可能にする。【解決手段】 開示されるフラッシュメモリは、メモリセルアレイ17と、ロウアドレスバッファ18と、ロウデコーダ19と、ロウドライバ20と、コラムアドレスバッファ21と、コラムデコーダ22と、コラムセレクタ23と、センスアンプ回路24と、書込回路25と、制御回路26とから構成されていて、読出時のメモリセルMC11,...,MCnkの選択、非選択を、メモリトランジスタのコントロールゲートによるのではなく、スイッチトランジスタを通常電圧制御して行う。

請求項（抜粋）：

複数のワード線対と複数のビット線と、前記各ワード線対及びビット線の交差箇所に設けられた複数の不揮発性メモリセルとを備え、前記各メモリセルが、コントロールゲート及びキャリア蓄積用のフローティングゲートを有するスタックト・ゲート型のメモリトランジスタと、スイッチング用ゲートを有するスイッチトランジスタとの少なくとも2つのMIS型素子からなると共に、前記各ワード線対が、第1のワード線と第2のワード線との対からなり、前記各第1のワード線には当該第1のワード線に沿って又は当該第1のワード線から分岐した第1の分岐線に沿って配列された一群のメモリセルの前記コントロールゲートが接続され、前記各第2のワード線には当該第2のワード線に沿って又は当該第2のワード線から分岐した第2の分岐線に沿って配列された一群のメモリセルの前記スイッチング用ゲートが接続され、かつ、前記各ビット線には当該ビット線に沿って配列された一群の前記メモリセルのドレインが接続されてなる電気的にデータ書き換え可能な不揮発性半導体記憶装置であって、データ読出時には、選択されたビット線上のメモリセルの選択・非選択を、前記スイッチトランジスタの前記スイッチング用ゲートで制御して、前記選択ビット線を介して選択メモリセルからのデータの読み出しを行われる構成となっていることを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 27/115 ,  G11C 11/41 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  G11C 11/34 V ,  G11C 17/00 623 B ,  H01L 29/78 371

Fターム (45件)：

5B015JJ01 ,  5B015JJ21 ,  5B015JJ37 ,  5B015JJ44 ,  5B015KA13 ,  5B015KA23 ,  5B015QQ16 ,  5B025AA01 ,  5B025AB01 ,  5B025AC02 ,  5B025AC03 ,  5B025AD03 ,  5B025AD04 ,  5B025AD08 ,  5B025AE05 ,  5B025AE06 ,  5B025AE08 ,  5F001AA14 ,  5F001AA25 ,  5F001AB08 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AD62 ,  5F001AE01 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AE50 ,  5F001AF06 ,  5F001AF10 ,  5F083EP18 ,  5F083EP23 ,  5F083ER09 ,  5F083ER19 ,  5F083ER22 ,  5F083ER23 ,  5F083GA01 ,  5F083GA21 ,  5F083GA28 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083LA10

引用特許：

審査官引用 (5件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-083457   出願人：株式会社東芝
• 分離トランジスタを有するEEPROMセルとその製造・動作方法
  公報種別：公開公報   出願番号：特願平7-090134   出願人：モトローラ・インコーポレイテッド
• 特開平3-159272
  
• 特開平3-159273
  
• 特開平3-159273