特許
J-GLOBAL ID：200903070434134319
半導体素子のゲ-ト電極形成方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-341113
公開番号（公開出願番号）：特開2000-188401
出願日： 1999年11月30日
公開日（公表日）： 2000年07月04日
要約：
【要約】 (修正有)【課題】 窒化タングステン膜(WN)上で物理的蒸着法(PVD)でない化学気相蒸着法(CVD)で形成されたタングステンをゲート電極で用いる高集積メモリ素子のゲート電極形成方法を提供する。【解決手段】 半導体素子のゲート電極形成方法において、半導体基板1上にゲート絶縁膜2を形成し、前記ゲート絶縁膜上にシリコン膜3を形成する段階;前記シリコン膜上に窒化タングステン膜(WN)4を形成する段階;前記窒化タングステン膜を熱処理して、上部には第1タングステン膜4bを、シリコン膜と接触する底部にはシリコン窒化タングステン膜4aを形成する段階;及び、前記第1タングステン膜を核形成層として、化学気相蒸着法により前記第1タングステン膜上に第2タングステン膜5を形成する段階とから構成する。
請求項（抜粋）：
半導体素子のゲート電極形成方法において、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にシリコン膜を形成する段階;前記シリコン膜上に窒化タングステン膜(WN)を形成する段階;前記窒化タングステン膜を熱処理して、上部には第1タングステン膜を形成するとともにシリコン膜と接触する底部にはシリコン窒化タングステン膜を形成する段階;及び、前記第1タングステン膜を核形成層として、化学気相蒸着法により前記第1タングステン膜上に第2タングステン膜を形成する段階を含むことを特徴とする半導体素子のゲート電極形成方法。
IPC (4件)：
H01L 29/78
, H01L 21/28 301
, H01L 21/28
, H01L 29/43
H01L 29/78 301 G
, H01L 21/28 301 A
, H01L 21/28 301 R
, H01L 29/62 G
