特許
J-GLOBAL ID：200903070475429013

半導体装置およびその製造方法

発明者：
田中 義典

田中 義典 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-152850
公開番号（公開出願番号）：特開2000-340743
出願日： 1999年05月31日
公開日（公表日）： 2000年12月08日
要約：
【要約】【課題】 本発明は多層配線構造を有する半導体装置に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。【解決手段】 トランジスタのソースドレイン領域の上層にシリコン酸化膜7を形成する。一端面がソースドレイン領域6に導通し、他端面がシリコン酸化膜7の表面に露出するように、シリコン酸化膜7の内部に導電性のパッド10を設ける。シリコン酸化膜7およびパッド10の上層にシリコン酸化膜11を形成する。一端面がパッド10に接触し、他端面が配線層14と導通するようにシリコン酸化膜11の内部にプラグとして機能する導電層を設ける。シリコン酸化膜7の表面と、パッド10の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド10に比して小さく、かつ、パッド10の中央部近傍に接触するように形成する。
請求項（抜粋）：
互いに導通すべき第1および第2の回路要素が積層方向に所定間隔を空けて配置される半導体装置であって、前記第1の回路要素の上層に形成される第1層間膜と、一端面が前記第1の回路要素に導通し、かつ、他端面が前記第1層間膜の表面に露出するように、前記第1層間膜の内部に設けられる導電性のパッドと、前記第1層間膜および前記パッドの上層に形成される第2層間膜と、一端面が前記パッドに接触し、かつ、他端面が前記第2の回路要素と導通するように、前記第2層間膜の内部に設けられる導電性のプラグと、を備え、前記第1層間膜の表面と、前記パッドの他端面は平滑な同一平面を形成し、前記プラグは、前記パッドに比して小さく、前記パッドの中央部近傍に接触していることを特徴とする半導体装置。
IPC (6件)：
H01L 27/00 301 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
H01L 27/00 301 C ,  H01L 21/90 C ,  H01L 27/04 ,  H01L 27/10 621 C ,  H01L 27/10 651 ,  H01L 27/10 681 B
Fターム (47件)：
5F033HH08 ,  5F033HH11 ,  5F033HH15 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH25 ,  5F033JJ04 ,  5F033KK01 ,  5F033MM01 ,  5F033MM12 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ82 ,  5F033RR04 ,  5F033RR13 ,  5F033RR14 ,  5F033SS12 ,  5F033XX01 ,  5F033XX03 ,  5F038AC02 ,  5F038AC14 ,  5F038AV06 ,  5F038BH03 ,  5F038BH07 ,  5F038DF05 ,  5F083AD24 ,  5F083AD42 ,  5F083AD48 ,  5F083AD62 ,  5F083JA14 ,  5F083JA15 ,  5F083JA39 ,  5F083KA05 ,  5F083MA04 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083PR03 ,  5F083PR21 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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