特許
J-GLOBAL ID：200903033955386230
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-173367
公開番号（公開出願番号）：特開平11-026715
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：
【要約】【課題】 チップサイズを増やすことなく、メモリセル選択用MISFETの上部に配置された情報蓄積用容量素子の上部電極と給電用の配線とを接続するスルーホールの加工精度を向上させる。【解決手段】 DRAMの周辺回路領域にメモリセルの情報蓄積用容量素子Cの高さに相当する厚い酸化シリコン膜53を堆積することによってメモリアレイと周辺回路領域との段差を解消すると共にメモリアレイと周辺回路領域との境界部を平坦化し、この平坦な境界部に形成された長溝55aの真上に形成したスルーホール74を通じて給電用の第3層配線78と情報蓄積用容量素子Cの上部電極とを電気的に接続する。
請求項（抜粋）：
メモリセル選択用MISFETとこれに直列に接続された情報蓄積用容量素子とでメモリセルを構成し、前記情報蓄積用容量素子を前記メモリセル選択用MISFETの上部に配置したDRAMを有する半導体集積回路装置であって、メモリアレイに隣接する周辺回路領域に前記情報蓄積用容量素子の高さに相当する膜厚の絶縁膜を形成する共に、前記メモリアレイと前記周辺回路領域との境界部に前記メモリアレイを囲む長溝を形成し、前記情報蓄積用容量素子の上部電極とこの上部電極に所定の電源を供給する配線とを接続するスルーホールを前記メモリアレイと前記周辺回路領域との境界部に形成したことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 C
