特許
J-GLOBAL ID：200903070528487908

同期回路制御装置

発明者：
右田 貴久

右田 貴久 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-118017
公開番号（公開出願番号）：特開平10-308729
出願日： 1997年05月08日
公開日（公表日）： 1998年11月17日
要約：
【要約】【課題】独立のクロックで動作する複数の同期回路間の正確なパラレルデータ伝送を実現すると共に回路規模の増加を最小限に抑制する。【解決手段】データD11を遅延量d1のステップで3回遅延し対応する遅延データD12〜D14を出力する遅延部3と、クロックCK2に同期してデータD11〜14の各々をラッチしラッチデータL11〜L14を出力するラッチ部4と、ラッチデータL11〜L14を遅延量の小さい順に相互比較し比較対象信号相互間の一致不一致を検出しこの検出結果にそれぞれ対応する比較信号C11〜C13を出力する比較回路5と、比較信号C11〜C13の制御に応答してデータD11〜13の1つを同期データDSとして選択する選択回路6とを備える。
請求項（抜粋）：
第1の位相の第1のクロックに同期して出力するN(整数)ビットのパラレルの第1のデータ信号を前記第1の位相と独立した第2の位相の第2のクロックに同期してラッチする第2の同期回路に伝送するため前記前記第1,第2の位相の相互間の位相差を調整し前記第2のクロックに同期した第2のデータ信号として出力する同期回路制御装置において、前記第1のデータ信号を予め定めた遅延量のステップでM(整数)回遅延し対応する第1〜第Mの遅延データを出力する遅延部と、前記第2のクロックに同期して前記第1のデータ信号及び前記第1〜第Mの遅延データの各々をラッチしデータラッチ信号及び第1〜第Mの遅延ラッチ信号を出力するラッチ部と、前記データラッチ信号及び第1〜第Mの遅延ラッチ信号を遅延量の小さい順に相互比較し比較対象信号相互間の一致不一致を検出しこの検出結果にそれぞれ対応する第1〜第Mの比較信号を出力する比較回路と、前記第1〜第Mの比較信号の制御に応答して前記データラッチ信号及び第1〜第M-1の遅延ラッチ信号の1つを前記第2のデータ信号として選択する選択回路とを備えることを特徴とする同期回路制御装置。
IPC (4件)：
H04L 7/00 ,  G06F 13/42 350 ,  H04L 7/04 ,  H04L 25/08
FI (4件)：
H04L 7/00 Z ,  G06F 13/42 350 A ,  H04L 7/04 ,  H04L 25/08 Z
引用特許：
審査官引用 (4件)
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