特許
J-GLOBAL ID：200903070579733466
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-234737
公開番号（公開出願番号）：特開2002-050698
出願日： 2000年08月02日
公開日（公表日）： 2002年02月15日
要約：
【要約】【課題】 静電気サージ等に対する所定の保護能力を備えながら、信号端子の付加容量増加を抑制し、且つ静電気サージ等が除かれた後は電源を切断することなく正常動作に復帰可能な静電保護回路を有する半導体装置を提供する。【解決手段】 PMOS1、NMOS2,3、ダイオード4,5及び抵抗R8を備え、第3の接続点N3にPMOS1のドレインとNMOS2のドレインを接続し、PMOS1のゲートを共通接続したソースをVdd配線12と,NMOS2のゲートを共通接続したソースをGND配線14と接続し、NMOS3のドレインをVdd配線12と,ゲートを共通接続したソースをGND配線14と接続し、第2の接続点N2にダイオード4のアノードとダイオード5のカソードを接続し、ダイオード4のカソードをVdd配線12と,ダイオード5のアノードをGND配線14と接続し、抵抗R8の両端を第2の接続点と第3の接続点に接続する。
請求項（抜粋）：
信号の入力,出力または入出力を行う複数の信号端子からなる信号端子群と、高電位側電源端子と、低電位側電源端子と、内部回路とを少なくとも含むと共に、前記高電位側電源端子に接続するVdd配線と前記低電位側電源端子に接続するGND配線との間に第1端子と第2端子とをそれぞれ前記Vdd配線と前記GND配線とに接続するMOSトランジスタで構成された第3の保護素子を備え、前記信号端子群に含まれる少なくとも一つの第1の信号端子が、この第1の信号端子と前記内部回路とを接続する配線上の第1の接続点にそれぞれの一端を接続した第1,第2の抵抗素子と、第1端子を前記Vdd配線に接続し,第2端子を前記第1の抵抗素子の他端と共通接続した第1の保護素子と、第1端子を前記第2の抵抗素子の他端と共通接続し第2端子を前記GND配線に接続した第2の保護素子を備え、且つ前記第1,第2,第3の保護素子の電圧-電流特性はいずれも、それぞれの前記第2端子を接地しそれぞれの前記第1端子に正電圧を上昇させながら印加したときにそれぞれの電圧が負性抵抗開始電圧Vr1,Vr2,Vr3まで上昇すると前記各保護素子にそれぞれ保持開始電流Is1,Is2,Is3が流れ始めると共にそれぞれの前記第1端子の電圧が保持開始電圧Vs1,Vs2,Vs3まで低下する負性抵抗領域と、その後前記各保護素子を流れる電流Ih1,Ih2,Ih3の増加に伴いそれぞれの前記第1端子の電圧Vh1,Vh2,Vh3が上昇する保持領域とを有する第1の半導体装置であって、前記第1の信号端子から前記第2の抵抗素子,前記第2の保護素子及び前記GND配線を経由して前記低電位側電源端子に流れる第1の電流の値をI1とすると共に前記第1の電流により前記第2の保護素子が破壊するときの電流の値をId2とし、更に、前記第2の抵抗素子の抵抗値をr2とし、前記第1の保護素子の第1端子を接地し第2端子に正電圧を印加したときにこの第1の保護素子に電流が流れ始めるときの電圧をVf1とし、前記第1の電流I1による前記第2の保護素子の電圧降下をVh2(I1)としたとき、Vh2(I1)+r2×I1≧Vf1+Vr3>Vr2且つ、Id2>I1を満足するように構成されていることを特徴とする半導体装置。
IPC (6件)：
H01L 21/8238
, H01L 27/092
, H01L 27/04
, H01L 21/822
, H01L 27/06 311
, H01L 29/861
H01L 27/06 311 C
, H01L 27/08 321 H
, H01L 27/04 H
, H01L 29/91 D
5F038AV06
, 5F038BH02
, 5F038BH04
, 5F038BH07
, 5F038BH13
, 5F038EZ14
, 5F038EZ20
, 5F048AA02
, 5F048AC03
, 5F048AC10
, 5F048BA01
, 5F048BC07
, 5F048BE03
, 5F048BE09
, 5F048BG14
, 5F048CC01
, 5F048CC06
, 5F048CC09
, 5F048CC13
, 5F048CC15
, 5F048CC16
