特許
J-GLOBAL ID：200903070615309439

処理装置

発明者：
山田 博文

山田 博文 について


出願人/特許権者：
横河電機株式会社

横河電機株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平11-002973
公開番号（公開出願番号）：特開2000-207275
出願日： 1999年01月08日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】 データの同時性を保証する処理装置を実現することを目的にする。【解決手段】 本発明は、CPUモジュール内に、他のCPUモジュールと共有するデータの共有データ領域を設け、少なくとも2つのCPUモジュール間で、他のCPUモジュールの共有データ領域のデータ読み込みにより、データの共有を行う処理装置に改良を加えたものである。本装置は、CPUモジュール内に、共有データ領域のデータの書き込み状態を示す出力中フラグと、共有データ領域のデータの読み込み状態を示す入力中フラグとからなるフラグ部を有し、出力中フラグがオフのときに、他のCPUモジュールが共有データ領域のデータの読み込みを行い、入力中フラグがオフのときに、前記CPUモジュールが共有データ領域に書き込みを行うことを特徴とする装置である。
請求項（抜粋）：
CPUモジュール内に、他のCPUモジュールと共有するデータの共有データ領域を設け、少なくとも2つのCPUモジュール間で、他のCPUモジュールの共有データ領域のデータ読み込みにより、データの共有を行う処理装置において、前記CPUモジュール内に、前記共有データ領域のデータの書き込み状態を示す出力中フラグと、共有データ領域のデータの読み込み状態を示す入力中フラグとからなるフラグ部を有し、出力中フラグがオフのときに、前記他のCPUモジュールが前記共有データ領域のデータの読み込みを行い、入力中フラグがオフのときに、前記CPUモジュールが共有データ領域に書き込みを行うことを特徴とする処理装置。
IPC (4件)：
G06F 12/00 572 ,  G06F 9/46 360 ,  G06F 12/14 310 ,  G06F 15/177 672
FI (4件)：
G06F 12/00 572 A ,  G06F 9/46 360 F ,  G06F 12/14 310 M ,  G06F 15/177 672 K
Fターム (15件)：
5B017AA01 ,  5B017BA04 ,  5B017BB02 ,  5B017CA03 ,  5B045DD05 ,  5B045EE03 ,  5B045EE18 ,  5B060CD17 ,  5B060KA02 ,  5B060KA06 ,  5B098AA10 ,  5B098FF02 ,  5B098GD03 ,  5B098GD12 ,  5B098GD15
引用特許：
審査官引用 (3件)

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