特許
J-GLOBAL ID：200903070737989856
不揮発性半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-073196
公開番号（公開出願番号）：特開平11-330433
出願日： 1999年03月18日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 溝部32の不純物領域の拡散抵抗を下げることができ、かつソース/ドレイン38、39、40は、ソース/ドレインに要求される深さ及び不純物濃度にすることができる方法を提供すること。【解決手段】 溝部32の不純物領域は、第1及び第2のイオン注入で形成される。ソース/ドレイン38、39、40は、第2のイオン注入で形成される。
請求項（抜粋）：
第1の領域及び第2の領域を含む主表面を有する半導体基板と、前記第1の領域の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成されたコントロールゲートと、前記第1の領域に形成された第1のソース/ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第1のソース/ドレインと間隔をあけて前記第1の領域に形成された第2のソース/ドレインと、を含む記憶素子と、前記第2の領域の上に形成されたゲート電極と、前記第2の領域に形成され、かつ前記第2のソース/ドレインと電気的に接続された第3のソース/ドレインと、前記ゲート電極を挟むように前記第3のソース/ドレインと間隔をあけて前記第2の領域に形成された第4のソース/ドレインと、を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、を備えた不揮発性半導体記憶装置の製造方法であって、前記第1の領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に、前記フローティングゲートとなる第1の導電体膜を形成する工程と、前記第1の導電体膜の上に、誘電体膜を形成する工程と、前記第2の領域の上に、ゲート絶縁膜を形成する工程と、前記誘電体膜及び前記ゲート絶縁膜の上に、第2の導電体膜を形成する工程と、前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を形成する工程と、前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、を備え、前記第1の導電体膜を選択的にエッチング除去する際、前記主表面のうち、前記フローティングゲートと前記ゲート電極との間の部分も不可避的にエッチングされることにより、前記部分には溝部が形成され、さらに、前記溝部を覆うように前記主表面に第1のイオン注入をし、第1の不純物領域を前記主表面に形成する工程と、前記溝部を覆うように前記主表面に第2のイオン注入をし、前記第1、第2、第3及び第4のソース/ドレインの少なくともいずれか一つ並びに前記溝部で前記第1の不純物領域と重なり、かつ前記第1の不純物領域とによって前記第2のソース/ドレインと前記第3のソース/ドレインとを電気的に接続する第2の不純物領域を前記主表面に形成する工程と、を備えた不揮発性半導体記憶装置の製造方法。
IPC (5件)：
H01L 27/115
, H01L 21/265
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 21/265 R
, H01L 21/265 F
, H01L 29/78 371
