特許

J-GLOBAL ID：200903070858633056

MOSFETおよびその製造方法

発明者： 古川 昭雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-143923
公開番号（公開出願番号）：特開平9-326489
出願日： 1996年06月06日
公開日（公表日）： 1997年12月16日
要約：

【要約】【目的】 ゲート電極とソース・ドレイン領域間の寄生容量を低減する。短チャネル効果の抑制。【構成】 p型のシリコン基板31上にシリコン窒化膜32を形成し、レジスト膜32をマスクにエッチングして基板に溝を形成する〔(a)図〕。レジスト膜を除去し溝の側面に側壁絶縁膜34を形成する。ボロンをイオン注入してチャネル不純物領域35を形成し、ゲート絶縁膜36を形成する〔(b)図〕。ポリシリコンの堆積とエッチバックによりゲート電極37を形成しシリコン窒化膜32を除去する。砒素を斜め方向からイオン注入して、ソース領域38、ドレイン領域39を形成する〔(c)図〕。

請求項（抜粋）：

半導体基板に溝が形成され、該溝の底面および側面にそれぞれゲート絶縁膜と側壁絶縁膜が形成され、前記側壁絶縁膜に挟まれた溝内にゲート電極が形成され、前記側壁絶縁膜の側面および底面の一部に接してソース・ドレイン領域が形成されていることを特徴とするMOSFET。

IPC (3件)：

H01L 29/78 ,  H01L 29/41 ,  H01L 21/336

FI (5件)：

H01L 29/78 301 G ,  H01L 29/44 C ,  H01L 29/78 301 L ,  H01L 29/78 301 P ,  H01L 29/78 301 H

引用特許：

審査官引用 (4件)

• 半導体素子の形成方法
  公報種別：公開公報   出願番号：特願平4-237889   出願人：シャープ株式会社
• 溝型半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平5-267981   出願人：株式会社リコー
• MOSトランジスタの製造方法
  公報種別：公開公報   出願番号：特願平6-148856   出願人：ソニー株式会社
• 特開平1-194362