特許
J-GLOBAL ID：200903070909622771
多値メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-018349
公開番号（公開出願番号）：特開平10-214492
出願日： 1997年01月31日
公開日（公表日）： 1998年08月11日
要約：
【要約】【課題】 書き込みベリファイ時間を短くすることのできる多値メモリの提供。【解決手段】 少なくとも消去状態と第1の書き込み状態と第2の書き込み状態とを持ち電気的に書き込み可能なメモリセル(M)、および前記メモリセル(M)に書き込み電圧を印加し所定の書き込みを行う書き込み動作と、前記書き込み動作後に前記メモリセル(M)が前記第1の書き込み状態に達したか否かを確認する第1の書き込み確認動作、あるいは、前記書き込み動作後に前記メモリセル(M)が前記第2の書き込み状態に達したか否かを確認する第2の書き込み確認動作とを繰り返しながらデータ書き込みを行う書き込み回路(2、3、6、7、9)を備え、データ書き込み当初の第1の期間は、前記第2の書き込み確認動作を省略して前記書き込み動作と前記第1の書き込み確認動作を繰り返し、前記第1の期間の後の第2の期間は、前記書き込み動作と前記第1の書き込み確認動作と前記第2の書き込み確認動作を繰り返す。
請求項（抜粋）：
少なくとも消去状態と第1の書き込み状態と第2の書き込み状態とを持ち電気的に書き込み可能なメモリセル、および前記メモリセルに書き込み電圧を印加し所定の書き込みを行う書き込み動作と、前記書き込み動作後に前記メモリセルが前記第1の書き込み状態に達したか否かを確認する第1の書き込み確認動作、あるいは、前記書き込み動作後に前記メモリセルが前記第2の書き込み状態に達したか否かを確認する第2の書き込み確認動作と、を繰り返しながらデータ書き込みを行う書き込み回路を備えた多値メモリであって、前記書き込み回路は、データ書き込み当初の第1の期間は、前記第2の書き込み確認動作を省略して前記書き込み動作と前記第1の書き込み確認動作を繰り返し、前記第1の期間の後の第2の期間は、前記書き込み動作と前記第1の書き込み確認動作と前記第2の書き込み確認動作を繰り返すことを特徴とする多値メモリ。
FI (2件)：
G11C 17/00 641
, G11C 17/00 611 A
