特許
J-GLOBAL ID：200903070992350761

データ再生装置

発明者：
糸井 哲史

糸井 哲史 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 勇
公報種別：公開公報
出願番号（国際出願番号）：特願平11-301150
公開番号（公開出願番号）：特開2001-126394
出願日： 1999年10月22日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 プリ等化特性が変化したときでもそれに追従した等化検出処理を行い、更にビットエラー訂正を行なうことによりエラーレートを最低値に低減させる。【解決手段】 パーシャルレスポンス方式によりプリ等化された再生データと、RAMから出力された再生データに相当する予測データの差分絶対値から、トレリス線図に従ってパスメトリックとブランチメトリックを計算し、同じ状態に2箇所からパスが接続されているとき、接続されている2本のパスの過去のパスメトリックとブランチメトリックの加算値どおしを比較し、小さい値を持つパスを選択し、選択されなかったパスを消去していき、それらを時間的に並べることによりパスを一本化させ、最も確からしいデータを得ることができる構成を有する。
請求項（抜粋）：
プリ等化された再生データと出力された予測データとの減算絶対値をブランチメトリックとして出力する減算絶対値回路と、前記ブランチメトリックと既に計算されたパスメトリックを加算した値とを比較して小さい方を選択し、どちらが選択されたかという選択信号を出力するとともに選択された方を新たなパスメトリックとして出力する比較選択回路と、前記選択信号を複数段に渡って記憶し、パスを一本化して最も確からしいパスを得るとともに最も確からしいデータを出力するパスメモリ回路と、このパスメモリ回路の途中出力をアドレスとすることにより前記プリ等化された再生データに最も近いと思われる前記予測データを出力するRAM回路と、適当な値だけディレーした前記プリ等化された再生データと前記パスメモリ回路の連続出力データをアドレスとすることにより得られる前記RAM回路の内部データとから、当該RAM回路の内部データを更新するRAMデータ修正回路と、を備えたデータ再生装置。
IPC (5件)：
G11B 20/10 321 ,  G11B 20/18 512 ,  G11B 20/18 534 ,  G11B 20/18 544 ,  H03M 13/41
FI (5件)：
G11B 20/10 321 A ,  G11B 20/18 512 A ,  G11B 20/18 534 Z ,  G11B 20/18 544 Z ,  H03M 13/41
Fターム (21件)：
5D044AB01 ,  5D044AB05 ,  5D044AB07 ,  5D044BC01 ,  5D044BC02 ,  5D044CC01 ,  5D044CC04 ,  5D044FG02 ,  5D044FG05 ,  5D044GL31 ,  5D044GL32 ,  5J065AB02 ,  5J065AB04 ,  5J065AB05 ,  5J065AC03 ,  5J065AE02 ,  5J065AF02 ,  5J065AH02 ,  5J065AH15 ,  5J065AH17 ,  5J065AH23
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM