特許
J-GLOBAL ID：200903071300536395
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-057664
公開番号（公開出願番号）：特開平10-256402
出願日： 1997年03月12日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】不揮発性メモリの素子分離にSTI技術を適用する場合に、素子間耐圧の低下を防止し、素子の微細化にも容易に対応し、デバイス特性の安定化を図る。【解決手段】半導体基板300上に形成された第1のゲート絶縁膜301上に複数配列されて形成された浮遊ゲート電極部材302と、浮遊ゲート電極部材相互間の基板内に形成された溝300aおよびその上部に自己整合的に埋め込まれた素子分離領域用の第1の絶縁膜306と、浮遊ゲート電極部材の上面、側面の一部および第1の絶縁膜を覆うように形成された第2のゲート絶縁膜307と、第2のゲート絶縁膜上で溝に直交する方向に複数配列されて形成された制御ゲート電極部材308と、浮遊ゲート電極部材の溝に面する側面の下方部で第1の絶縁膜との間に形成された耐酸化性を有する第2の絶縁膜304とを具備する。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に複数配列されて形成された浮遊ゲート電極部材と、前記浮遊ゲート電極部材相互間の前記半導体基板内に形成された溝およびその上部に自己整合的に埋め込まれた素子分離領域用の第1の絶縁膜と、前記浮遊ゲート電極部材の上面、側面の一部および前記第1の絶縁膜の上面を覆うように形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上で前記溝に直交する方向に複数配列されて形成された制御ゲート電極部材と、前記浮遊ゲート電極部材の前記溝に面する側面の下方部で前記第1の絶縁膜との間に形成された耐酸化性を有する第2の絶縁膜とを具備することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
