自己試験回路及びそれを内蔵するメモリデバイス

発明者： , , , , , ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-169689
公開番号（公開出願番号）：特開2001-236797
出願日： 2000年06月06日
公開日（公表日）： 2001年08月31日
要約：

【要約】【課題】冗長セルを利用した不良品の救済に適した自己試験回路を提供する。【解決手段】本発明は、メモリデバイス内に内蔵され、外部から試験活性化信号に応答して活性化する自己試験回路BISTである。この自己試験回路は、外部からの試験活性化信号WBIZに応答して活性化し、試験動作コマンドWBI-CMDを発生し、試験アドレスWBI-ADDを発生し、試験データWBI-DATAを発生する。更に、自己試験回路は、試験データをメモリセルに書き込んだ後に、そのメモリセルから読み出した読み出しデータが、書き込んだ試験データと同じか否かを比較し、その比較結果を蓄積する。そして、その比較結果情報が外部に出力される。

請求項（抜粋）：

コマンドに応答してメモリコアに対する書き込み及び読み出し動作を制御するメモリ制御回路を有するメモリデバイスに内蔵され、前記メモリデバイスの不良を検出する自己試験回路において、自己試験活性化状態において、前記書き込みまたは読み出しを指示する試験動作コマンドを発生し、前記メモリ制御回路に供給する試験動作コマンド発生回路と、前記自己試験活性化状態において、試験アドレスを発生し、前記メモリコアに供給する試験アドレス発生回路と、前記自己試験活性化状態において、試験データを発生し、前記メモリコアに供給する試験データ発生回路と、前記メモリコアからの読み出しデータと前記試験データとを比較し、当該比較結果情報を蓄積し、外部に出力する試験出力回路とを有し、前記自己試験回路は、外部からの自己試験活性化信号に応答して自己試験活性化状態になることを特徴とするメモリデバイスの自己試験回路。

IPC (7件)：

G11C 29/00 671 , G11C 29/00 , G01R 31/28 , G01R 31/3185 , G06F 12/16 330 , G11C 11/407 , G11C 11/401

FI (7件)：

G11C 29/00 671 B , G11C 29/00 671 F , G06F 12/16 330 A , G01R 31/28 B , G01R 31/28 W , G11C 11/34 362 S , G11C 11/34 371 A

Fターム (32件)：

2G032AA04 , 2G032AA07 , 2G032AB02 , 2G032AC10 , 2G032AD06 , 2G032AE07 , 2G032AE08 , 2G032AE11 , 2G032AG07 , 2G032AH04 , 2G032AK14 , 2G032AK15 , 2G032AK16 , 2G032AK19 , 5B018GA03 , 5B018HA01 , 5B018JA21 , 5B018NA01 , 5B018PA01 , 5B018QA13 , 5B024AA15 , 5B024BA29 , 5B024CA17 , 5B024EA01 , 5L106AA01 , 5L106DD03 , 5L106DD24 , 5L106DD25 , 5L106DD35 , 5L106EE02 , 5L106FF01 , 5L106GG00

引用特許：

審査官引用 (4件)

組込みテスト回路を使用したDRAMにおけるデータ保持時間を検証しかつ特性付けるための方法および装置
公報種別：公開公報出願番号：特願平10-161460 出願人：モトローラ・インコーポレイテッド
選択した障害に関する障害情報を捕捉する集積回路試験用の方法および組込み型自己試験装置
公報種別：公開公報出願番号：特願平8-239194 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開平4-132095

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