集積回路の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：小杉佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-080289
公開番号（公開出願番号）：特開2002-280459
出願日： 2001年03月21日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】本発明は、MOSトランジスタと、上部電極および下部電極を有する容量素子や抵抗素子とが混在する集積回路の製造方法に関し、電気的特性に優れた受動素子を有する集積回路を効率の良いプロセスで得る。【解決手段】絶縁膜20の、少なくとも第1のMOSトランジスタ100のソース/ドレイン領域を覆う部分を残したまま、少なくとも第2のMOSトランジスタ200のソース/ドレイン領域を覆う部分を除去することで、少なくとも第2のMOSトランジスタ200のソース/ドレイン領域を露出する工程と、少なくとも、第2のMOSトランジスタ200の、上記工程によって露出されたソース/ドレイン領域上に金属膜を堆積し、熱処理を行って第2のMOSトランジスタの200ソース/ドレイン領域をシリサイド化する工程とを含む。

請求項（抜粋）：

半導体基板上に、第1および第2のMOSトランジスタのそれぞれのゲート電極と、上部電極および下部電極とを有する容量素子の該下部電極とを形成する第1工程と、前記第1および第2のMOSトランジスタのそれぞれの前記ゲート電極および該ゲート電極の両側のソース/ドレイン領域と、前記容量素子の下部電極とを覆う絶縁膜を形成する第2工程と、前記第2工程の実施に続いて、前記絶縁膜上の、少なくとも前記下部電極を覆う部分に導電膜からなる前記上部電極を形成する第3工程と、前記第3工程の実施の後に、前記絶縁膜の、少なくとも前記第1のMOSトランジスタのソース/ドレイン領域を覆う部分を残したまま、少なくとも前記第2のMOSトランジスタのソース/ドレイン領域を覆う部分を除去することで、少なくとも該第2のMOSトランジスタのソース/ドレイン領域を露出する第4工程と、少なくとも、前記第2のMOSトランジスタの、前記第4工程によって露出されたソース/ドレイン領域上に金属膜を堆積し、熱処理を行って該第2のMOSトランジスタのソース/ドレイン領域をシリサイド化する第5工程とを含むことを特徴とする集積回路の製造方法。

IPC (4件)：

H01L 21/8234 , H01L 27/06 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/06 102 A , H01L 27/04 C , H01L 27/04 P

Fターム (22件)：

5F038AC05 , 5F038AC14 , 5F038AR09 , 5F038AV06 , 5F038EZ13 , 5F038EZ14 , 5F038EZ15 , 5F038EZ17 , 5F038EZ20 , 5F048AA07 , 5F048AA09 , 5F048AC01 , 5F048AC10 , 5F048BA01 , 5F048BB06 , 5F048BB08 , 5F048BB10 , 5F048BB12 , 5F048BC06 , 5F048BF06 , 5F048BG12 , 5F048DA23

引用特許：

審査官引用 (4件)

特開平3-241771
半導体装置及び半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-176652 出願人：松下電器産業株式会社
特開平3-241771

全件表示

前のページに戻る