特許
J-GLOBAL ID：200903071421443483

半導体装置

発明者：
井桁 正彦

井桁 正彦 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2008-057720
公開番号（公開出願番号）：特開2009-218264
出願日： 2008年03月07日
公開日（公表日）： 2009年09月24日
要約：
【課題】多層の金属配線層を有する半導体装置において、より一層のパッド配置面積の低減を図る。【解決手段】アルミ3と、アルミ3との間に層間絶縁膜を介して設けられたアルミ2と、アルミ2,3間を接続するコンタクトと、アルミ3に対応して設けられた保護膜の開口部1と、を備え、開口部1の内側領域が、外部電極用パッドであり、かつ、ボンディング領域とプローブテスト領域の二つに分けて使用される半導体装置である。前記ボンディング領域では、アルミ3が露出され、該アルミ3によりアルミ2が隠れている。前記プローブテスト領域では、アルミ2が露出されている。【選択図】図1
請求項（抜粋）：
第1の配線と、前記第1の配線との間に層間絶縁膜を介して設けられた第2の配線と、前記第1の配線と前記第2の配線の間を接続するコンタクトと、前記第1の配線に対応して設けられた保護膜の開口部と、を備え、 前記開口部の内側領域が、外部電極用のパッドであり、かつ、ボンディング領域とプローブテスト領域の二つに分けて使用される半導体装置であって、 前記ボンディング領域では、前記第1の配線が露出され、該第1の配線により第2の配線が隠れており、 前記プローブテスト領域では、前記第2の配線が露出されている、半導体装置。
IPC (7件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/82 ,  H01L 21/66 ,  H01L 21/60
FI (5件)：
H01L21/88 T ,  H01L27/04 E ,  H01L21/82 P ,  H01L21/66 E ,  H01L21/60 301N
Fターム (38件)：
4M106AA02 ,  4M106AD08 ,  4M106AD09 ,  4M106AD23 ,  4M106AD24 ,  5F033HH08 ,  5F033HH11 ,  5F033JJ19 ,  5F033KK08 ,  5F033KK11 ,  5F033MM21 ,  5F033NN33 ,  5F033QQ09 ,  5F033QQ11 ,  5F033RR04 ,  5F033RR08 ,  5F033RR22 ,  5F033VV07 ,  5F033VV12 ,  5F033WW00 ,  5F033XX00 ,  5F038BE07 ,  5F038CA02 ,  5F038CA10 ,  5F038DT04 ,  5F038EZ15 ,  5F038EZ20 ,  5F044EE01 ,  5F044EE06 ,  5F044EE07 ,  5F044EE20 ,  5F064DD10 ,  5F064DD42 ,  5F064DD46 ,  5F064EE22 ,  5F064EE26 ,  5F064EE27 ,  5F064EE53
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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