半導体記憶装置

発明者： , , , , ,
出願人/特許権者： ,
代理人 (3件)：吉田茂明 , 吉竹英俊 , 有田貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-261859
公開番号（公開出願番号）：特開2006-080253
出願日： 2004年09月09日
公開日（公表日）： 2006年03月23日
要約：

【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。【解決手段】第2配線層内には、交差配線18a,18bとシャント配線SL0〜SL2,SL7〜SL9とが形成されている。交差領域TR3,TR4は、第X3〜X6行に属している。シャント配線SL0〜SL2,SL7〜SL9は、交差領域TR3,TR4が属さない第X0〜X2,X7〜X9行にそれぞれ属している。第4配線層内には、シャント配線SL3〜SL6が形成されている。シャント配線SL3〜SL6は、交差領域TR3,TR4が属する第X3〜X6行にそれぞれ属している。【選択図】図6

請求項（抜粋）：

行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第1の配線層内に形成された交差配線を用いて互いに交差する第1及び第2のビット線が含まれ、前記複数のワード線には、前記第1及び第2のビット線が交差する交差領域を通らない行に属する第1のワード線と、前記交差領域を通る行に属する第2のワード線とが含まれ、前記半導体記憶装置は、前記第1のワード線に接続され、前記第1のワード線に沿って前記第1の配線層内に形成された第1の金属配線と、前記第2のワード線に接続され、前記第2のワード線に沿って第2の配線層内に形成された第2の金属配線とをさらに備える、半導体記憶装置。

IPC (4件)：

H01L 21/824 , H01L 27/108 , H01L 21/320 , H01L 23/52

FI (3件)：

H01L27/10 681B , H01L27/10 621C , H01L21/88 Z

Fターム (38件)：

5F033HH04 , 5F033HH08 , 5F033HH11 , 5F033JJ01 , 5F033JJ08 , 5F033JJ11 , 5F033KK01 , 5F033KK08 , 5F033KK11 , 5F033MM02 , 5F033RR01 , 5F033RR04 , 5F033RR06 , 5F033UU04 , 5F033VV03 , 5F033VV06 , 5F033VV10 , 5F033VV16 , 5F033XX00 , 5F033XX24 , 5F083AD24 , 5F083AD31 , 5F083BS00 , 5F083GA09 , 5F083GA13 , 5F083JA36 , 5F083JA37 , 5F083JA56 , 5F083KA02 , 5F083LA03 , 5F083LA05 , 5F083LA14 , 5F083LA15 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA20 , 5F083ZA28

引用特許：

出願人引用 (8件)

半導体記憶装置
公報種別：公開公報出願番号：特願平11-350840 出願人：株式会社東芝
半導体集積回路装置
公報種別：公開公報出願番号：特願平7-257463 出願人：株式会社日立製作所
ダイナミックランダムアクセスメモリアレイおよびダイナミックランダムアクセスメモリアレイの密度を高める方法
公報種別：公開公報出願番号：特願平10-184054 出願人：シーメンスアクチエンゲゼルシヤフト, インターナショナルビジネスマシーンズコーポレーション

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