特許
J-GLOBAL ID：200903071660354310

不揮発性メモリ素子及びその製造方法

発明者：
金 建秀

金 建秀 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-056245
公開番号（公開出願番号）：特開平8-264737
出願日： 1996年03月13日
公開日（公表日）： 1996年10月11日
要約：
【要約】【課題】 不揮発性メモリ素子及びその製造方法を提供する。【解決手段】 第1方向に隣接するセルトランジスタと共有するソ-ス400及びドレイン300、セルトランジスタに限定される浮遊ゲ-ト及び第2方向に隣接するセルトランジスタと共有する制御ゲ-トより構成されるセルトランジスタ、第2方向に隣接するセルトランジスタのソ-スが互いに連結されるように、第2方向の長棒状の第1埋没導電層66、各セルトランジスタのドレインとそれぞれ接続されている第2埋没導電層69、第1埋没導電層上に第1埋没導電層と接続されるように第2方向に長棒状で形成された共通ソ-ス線、第2埋没導電層上に、各セルトランジスタに限定されるように形成されたパッド層及びコンタクトホ-ルを通してパッド層と連結されるビットラインとを含むことを特徴とする。したがって、メモリ素子の集積度の向上を容易に達成しうる。
請求項（抜粋）：
第1方向に隣接するセルトランジスタと共有するソ-ス及びドレイン、各セルトランジスタに限定される浮遊ゲ-ト及び第2方向に隣接するセルトランジスタと共有する制御ゲ-トより構成されるセルトランジスタと、第2方向に隣接するセルトランジスタのソ-スが互いに連結されるように、前記第2方向に長棒状で形成された第1埋没導電層と、各セルトランジスタのドレインとそれぞれ接続されている第2埋没導電層と、前記第1埋没導電層上に、前記第1埋没導電層と接続されるように第2方向に長棒状で形成された共通ソ-ス線と、前記第2埋没導電層上に、各セルトランジスタに限定されるように形成されたパッド層と、コンタクトホ-ルを通して前記パット層と連結されるビットラインとを含むことを特徴とする不揮発性メモリ素子。
IPC (4件)：
H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 27/10 434 ,  H01L 29/78 371
引用特許：
審査官引用 (7件)
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