特許
J-GLOBAL ID：200903071699268410

半導体装置及びその製造方法

発明者：
大川 成実

大川 成実 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-234363
公開番号（公開出願番号）：特開2000-068472
出願日： 1998年08月20日
公開日（公表日）： 2000年03月03日
要約：
【要約】【課題】 半導体基板表面の複数の活性領域のうち所望のもののみシリサイド化した半導体装置及びその製造方法を提供する。【解決手段】 半導体基板の主表面内に第1の領域と第2の領域とが画定されている。第1の領域内の主表面上に、ある間隔を隔てて2本の凸部が配置されている。2本の凸部は、第1の領域内の第1の活性領域上及び該第1の活性領域の周囲の素子分離領域上を通過する。第2の領域内の主表面のうち一部の活性領域の表面上に第1の金属シリサイド膜が配置されている。少なくとも素子分離領域上において、埋込部材が、2本の凸部の側面を覆い、該2本の凸部の間を埋め込んでいる。この埋込部材は、凸部の上方には配置されていない。第1の活性領域の表面上には、金属シリサイド膜が配置されていない。
請求項（抜粋）：
主表面内に第1の領域と第2の領域とが画定された半導体基板と、前記第1の領域内の主表面上に、ある間隔を隔てて配置された2本の凸部であって、前記第1の領域内の第1の活性領域上及び該第1の活性領域の周囲の素子分離領域上を通過する前記2本の凸部と、前記第2の領域内の主表面のうち一部の活性領域の表面上に配置された第1の金属シリサイド膜と、少なくとも前記素子分離領域上において、前記2本の凸部の側面を覆い、該2本の凸部の間を埋め込み、前記凸部の上方には配置されていない埋込部材とを有し、前記第1の活性領域の表面上には、金属シリサイド膜が配置されていない半導体装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 621 B ,  H01L 27/04 U
Fターム (25件)：
5F038AC01 ,  5F038AR08 ,  5F038AV06 ,  5F038BH02 ,  5F038BH07 ,  5F038DF05 ,  5F038EZ13 ,  5F083AD42 ,  5F083AD48 ,  5F083GA01 ,  5F083GA06 ,  5F083JA05 ,  5F083JA35 ,  5F083JA39 ,  5F083KA01 ,  5F083KA05 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40 ,  5F083ZA12
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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