特許
J-GLOBAL ID：200903039279754416

半導体装置およびその製造方法

発明者：
稲葉 聡

稲葉 聡 について

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須之内 一正

須之内 一正 について

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尾崎 徹

尾崎 徹 について

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幸山 裕亮

幸山 裕亮 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-044244
公開番号（公開出願番号）：特開平10-242420
出願日： 1997年02月27日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】本発明は、メモリセル部とその周辺回路部とを混載させてなるDRAMにおいて、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第1の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第2の絶縁ゲート型トランジスタとを同一基板上に集積できるようにすることを最も主要な特徴とする。【解決手段】たとえば、半導体基板11上のセル領域11aには、最小デザインルールにもとづいて複数のMOSFET20Aを形成するとともに、各ゲート電極21Aの側壁部分にそれぞれ側壁絶縁膜22aによるゲート側壁22Aを形成する。また、周辺回路領域11bには少なくとも1つのMOSFET20Bを形成し、該ゲート電極21Bの側壁部分に側壁絶縁膜22a,22bによるゲート側壁22Bを形成する構成となっている。
請求項（抜粋）：
半導体基板上に、少なくとも第1,第2の絶縁ゲート型トランジスタを集積してなるMIS型構造の半導体装置において、前記第1の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に形成された側壁絶縁膜よりも、前記第2の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に形成された側壁絶縁膜の方が、側壁長が長く形成されてなることを特徴とする半導体装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H01L 27/10 681 F ,  H01L 27/08 102 B
引用特許：
審査官引用 (18件)
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