特許
J-GLOBAL ID:200903071869603635

半導体装置

発明者:
出願人/特許権者:
代理人 (2件): 和泉 良彦 ,  小林 茂
公報種別:公開公報
出願番号(国際出願番号):特願2003-281461
公開番号(公開出願番号):特開2005-051041
出願日: 2003年07月29日
公開日(公表日): 2005年02月24日
要約:
【課題】ノーマリーオフ特性を得やすく、ゲート電極に電圧を印加しない状態でドレイン電極に電圧を印加すると、ドレイン電流が流れてしまうのを抑制できる半導体装置を提供する。【解決手段】N+型Si基板10とN-型Siエピタキシャル領域20からなる半導体基体中に設けられる第1導電型のN型Siドレイン領域と、該ドレイン領域内に形成される第1導電型のN+型Siソース領域40と、同じくドレイン領域内に形成される、前記半導体基体よりもバンドギャップの大きい半導体材料を用いて形成される第2導電型のP+型SiCゲート領域30とを少なくとも有する構成。【選択図】 図1
請求項(抜粋):
半導体基体中に設けられる第1導電型のドレイン領域と、該ドレイン領域内に形成される第1導電型のソース領域と、同じく前記ドレイン領域内に形成される、前記半導体基体よりもバンドギャップの大きい半導体材料を用いて形成される第2導電型のゲート領域と、を少なくとも有することを特徴とする半導体装置。
IPC (3件):
H01L29/80 ,  H01L21/337 ,  H01L29/808
FI (2件):
H01L29/80 V ,  H01L29/80 C
Fターム (7件):
5F102GC07 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GL03 ,  5F102GR07 ,  5F102HC01
引用特許:
出願人引用 (1件) 審査官引用 (3件)
引用文献:
審査官引用 (1件)
  • 半導体SiC技術と応用, 20030331, pp.10-11

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