特許
J-GLOBAL ID:200903071898920836
半導体装置の製造方法
発明者:
出願人/特許権者:
代理人 (1件):
大西 健治
公報種別:公開公報
出願番号(国際出願番号):特願2001-153871
公開番号(公開出願番号):特開2002-237603
出願日: 2001年05月23日
公開日(公表日): 2002年08月23日
要約:
【要約】【課題】 薄膜SOIデバイスにおいて、?@超高選択比エッチング条件にてサイドウォールを形成し、SOI層の膜減の量を極力低減すること、?A安定した高い電流駆動能力を持つこと、?B高歩留まりを実現することの可能な電解効果トランジスタの製造方法及びエッチング方法を提供する。【解決手段】 電界効果トランジスタの製造方法において、ゲート電極21の側壁に形成されるSiO2膜26の垂直加工が可能な条件にてSiO2膜の全膜厚の70%〜90%に相当する分だけエッチングを行う第1ステップと、シリコンとの選択比が500以上の条件にて残りのSiO2膜のエッチングを行う第2ステップとを含むことを特徴とする。エッチングを2つのステップに分割し、?@サイドウォールの垂直加工と、?A対Si高選択比確保という二つの異なった役割を独立して担わせる。
請求項(抜粋):
シリコンを含有する半導体基板上にゲート電極を形成する工程と、前記ゲート電極を含む前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に対して異方性エッチングを施し、前記絶縁膜の膜厚の70%〜90%に相当する分だけ前記絶縁膜をエッチング除去する第1のエッチング工程と、前記異方性エッチングよりもシリコンとの選択比が高い条件にて残存する前記絶縁膜のエッチングを行う第2のエッチング工程と、を含むことを特徴とする、半導体装置の製造方法。
IPC (5件):
H01L 29/786
, H01L 21/28
, H01L 21/3065
, H01L 21/3213
, H01L 29/78
FI (6件):
H01L 21/28 F
, H01L 21/28 M
, H01L 29/78 617 J
, H01L 29/78 301 G
, H01L 21/88 D
, H01L 21/302 J
Fターム (83件):
4M104AA01
, 4M104AA09
, 4M104BB20
, 4M104CC01
, 4M104DD02
, 4M104DD04
, 4M104DD08
, 4M104DD16
, 4M104DD17
, 4M104DD78
, 4M104DD84
, 4M104EE09
, 4M104EE14
, 4M104EE17
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH14
, 4M104HH20
, 5F004AA05
, 5F004BA13
, 5F004BB08
, 5F004CA02
, 5F004DA00
, 5F004DA01
, 5F004DA15
, 5F004DA16
, 5F004DA23
, 5F004DA26
, 5F004DB03
, 5F004DB07
, 5F004EA12
, 5F004EA28
, 5F033GG03
, 5F033KK25
, 5F033QQ09
, 5F033QQ13
, 5F033QQ15
, 5F033QQ21
, 5F033QQ37
, 5F033QQ58
, 5F033QQ65
, 5F033QQ70
, 5F033QQ73
, 5F033RR04
, 5F033RR06
, 5F033SS11
, 5F033SS13
, 5F033TT08
, 5F033WW00
, 5F033WW02
, 5F033WW05
, 5F033WW06
, 5F033WW10
, 5F033XX03
, 5F033XX06
, 5F033XX15
, 5F110AA04
, 5F110AA26
, 5F110CC02
, 5F110DD05
, 5F110DD11
, 5F110EE32
, 5F110EE45
, 5F110GG02
, 5F110GG25
, 5F110HK05
, 5F110HK40
, 5F110HM15
, 5F110QQ04
, 5F110QQ11
, 5F110QQ30
, 5F140AA26
, 5F140BA01
, 5F140BG52
, 5F140BG53
, 5F140BG58
, 5F140BG60
, 5F140BH15
, 5F140BJ01
, 5F140BJ08
, 5F140BK27
, 5F140BK34
引用特許:
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