特許
J-GLOBAL ID：200903072026656946
フェールセーフCPU動作監視装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
三好 秀和
, 岩▲崎▼ 幸邦
, 川又 澄雄
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2007-025604
公開番号（公開出願番号）：特開2008-191924
出願日： 2007年02月05日
公開日（公表日）： 2008年08月21日
要約：
【課題】外部クロックのずれを確実に検出してフェールセーフの信頼性を高める。【解決手段】この発明のフェールセーフCPU動作監視装置では、第1オスシレータ3-1のクロック信号の周期がずれると、第1タイミング手段4A1,4B1、第2タイミング手段4A2,4B2それぞれが第1CPU1A、第2CPU1Bそれぞれに入力する第1タイミング信号TA1,TB1と第2タイミング信号TA2,TB2との入力周期がずれるようになり、第1、第2CPUそれぞれの第1タイミング信号、第2タイミング信号を所定個数までカウントしたときのタイミングが一致しなくなるので、第1、第2CPUそれぞれのオスシレータ異常判定機能5A,5Bはこの不一致を検出して第1オスシレータの異常と判定する。【選択図】 図1
請求項（抜粋）：
フェールセーフのために並列動作する第1CPU及び第2CPUと、
前記第1、第2CPUに同時に並列にクロック信号を入力する第1オスシレータと、
前記第1オスシレータと並列にクロック信号を出力する第2オスシレータと、
前記第1オスシレータのクロック信号の一定個数をカウントするたびに前記第1、第2CPUそれぞれに第1タイミング信号として入力する、並列された第1タイミング手段と、
前記第2オスシレータのクロック信号の一定個数を、前記第1タイミング信号の周期に相当する個数分カウントするたびに前記第1、第2CPUそれぞれに第2タイミング信号として入力する、並列された第2タイミング手段とを備え、
前記第1、第2CPUそれぞれは、前記第1タイミング手段それぞれからの前記第1タイミング信号、前記第2タイミング手段それぞれからの前記第2タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第1オスシレータの異常と判定するオスシレータ異常判定機能を有して成るフェールセーフCPU動作監視装置。
IPC (2件)：
FI (3件)：
G06F11/18 310C
, G06F11/18 310E
, G06F1/04 302Z
5B034AA02
, 5B034CC01
, 5B034DD01
