特許
J-GLOBAL ID：200903072290551524

半導体装置及びその製造方法

発明者：
西部 栄次

西部 栄次 について

, 
菊地 修一

菊地 修一 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (2件)： 須藤 克彦 ,  岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2002-192997
公開番号（公開出願番号）：特開2004-039773
出願日： 2002年07月02日
公開日（公表日）： 2004年02月05日
要約：
【課題】寄生バイポーラトランジスタ・アクションを抑止し、高耐圧MOSトランジスタの動作耐圧の向上を図る。【解決手段】N+型のソース層13の下の領域P+型の埋め込み層7が配置される。このP+型の埋め込み層7はN+型のソース層12の下の領域を低抗抗化する。このため、N型の第1ドレイン層4の端部で生成された正孔は、このP+型の埋め込み層7及びN+型のソース層に隣接するボディ層3の表面に形成されたP+型層12によってすみやかに吸収され、ソース電極16を通って高耐圧トランジスタの外部に放出される。すると、ボディ層3の電位の上昇が抑制されるため、寄生NPN型バイポーラトランジスタがオンしにくくなる。【選択図】図9
請求項（抜粋）：
第1導電型の半導体基板と、この半導体基板の表面に設けられた第2導電型のウエル領域と、この第2導電型のウエル領域に表面に設けられた第1導電型のボディ層と、このボディ層の表面に配置されたゲート絶縁膜と、このゲート絶縁膜上に配置されたゲート電極と、このゲート電極の一方の端に隣接し、前記ボディ層の表面に配置された第2導電型のソース層と、前記ソース層の下の領域に配置された前記ボディ層よりも高濃度の第1導電型の埋め込み層と、前記ウエル領域の表面領域及びボディ層の表面に部分的に重畳する領域に配置された第2導電型の第1ドレイン層と、前記ゲート電極の他方の端から離間して、前記第1ドレイン層の表面に配置された第2導電型の第2ドレイン層と、を具備することを特徴とする半導体装置。
IPC (1件)：
H01L29/78
FI (1件)：
H01L29/78 301D
Fターム (32件)：
5F140AA17 ,  5F140AA25 ,  5F140AC21 ,  5F140BA01 ,  5F140BC06 ,  5F140BD19 ,  5F140BE03 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF44 ,  5F140BF51 ,  5F140BG28 ,  5F140BG38 ,  5F140BH19 ,  5F140BH30 ,  5F140BH34 ,  5F140BH42 ,  5F140BH43 ,  5F140BH47 ,  5F140BJ23 ,  5F140BK07 ,  5F140BK13 ,  5F140BK21 ,  5F140BK22 ,  5F140BK25 ,  5F140CB01 ,  5F140CB03 ,  5F140CB08 ,  5F140CC07 ,  5F140CC12 ,  5F140CD02
引用特許：
審査官引用 (7件)
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