特許
J-GLOBAL ID:200903014828673145
半導体装置とその製造方法
発明者:
,
,
出願人/特許権者:
代理人 (1件):
芝野 正雅
公報種別:公開公報
出願番号(国際出願番号):特願2000-112227
公開番号(公開出願番号):特開2001-298184
出願日: 2000年04月13日
公開日(公表日): 2001年10月26日
要約:
【要約】【課題】 高耐圧化並びに低オン抵抗化を図る。【解決手段】 半導体基板1にゲート絶縁膜8を介して形成されたゲート電極9と、このゲート電極9に隣接するように形成されたLP層5(P型ボディー領域)と、このLP層5内に形成されたN型のソース領域10並びにチャネル領域12と、前記LP層5と離間された位置に形成されたN型のドレイン領域11と、このドレイン領域11を取り囲むように形成されたLN層4(ドリフト領域)とを有する半導体装置で、前記LP層5が前記ゲート電極9下の活性領域よりも前記ドレイン領域11側に形成され、かつこのドレイン領域11から前記活性領域手前までSLN層6が形成されていることを特徴とする。
請求項(抜粋):
半導体基板にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極に隣接するように形成された第1導電型ボディー領域と、この第1導電型ボディー領域内に形成された第2導電型のソース領域並びにチャネル領域と、前記第1導電型ボディー領域と離間された位置に形成された第2導電型のドレイン領域と、このドレイン領域を取り囲むように形成された第2導電型のドリフト領域とを有する半導体装置において、前記第1導電型ボディー領域が前記ゲート電極下の活性領域よりも前記ドレイン領域側に延在形成され、かつこのドレイン領域から前記活性領域手前まで第2導電型の不純物層が形成されていることを特徴とする半導体装置。
IPC (2件):
FI (3件):
H01L 29/78 301 S
, H01L 21/265 F
, H01L 29/78 301 D
Fターム (16件):
5F040DA01
, 5F040DA22
, 5F040DC01
, 5F040EB01
, 5F040EC01
, 5F040EC07
, 5F040EC13
, 5F040ED09
, 5F040EE03
, 5F040EF02
, 5F040EF13
, 5F040EF18
, 5F040EK01
, 5F040FB01
, 5F040FC02
, 5F040FC17
引用特許:
出願人引用 (13件)
全件表示
審査官引用 (13件)
-
SOI基板及びその製造方法
公報種別:公開公報
出願番号:特願平6-323413
出願人:松下電工株式会社
-
横型電界効果トランジスタおよびその製造方法
公報種別:公開公報
出願番号:特願平8-065746
出願人:富士電機株式会社
-
半導体装置
公報種別:公開公報
出願番号:特願平6-096929
出願人:新電元工業株式会社
-
pチャネル型高耐圧MOSFET
公報種別:公開公報
出願番号:特願平7-033305
出願人:富士電機株式会社
-
特開平1-264262
-
半導体装置およびその製造方法
公報種別:公開公報
出願番号:特願平7-297148
出願人:株式会社デンソー
-
特開平1-264262
-
特開平1-264262
-
特開平1-264262
-
特開平1-264262
-
特開平1-264262
-
特開平1-264262
-
特開平1-264262
全件表示
前のページに戻る