スタック・デバイス

発明者：
出願人/特許権者：
代理人 (1件)：合田潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-203118
公開番号（公開出願番号）：特開平8-102530
出願日： 1995年08月09日
公開日（公表日）： 1996年04月16日
要約：

【要約】【目的】バルク単結晶半導体の水平トレンチ内またはこれに隣接してサブサーフェース構造を有するチップを提示する。【構成】本発明の構造はFETおよびバイポーラ・トランジスタなどの3端子デバイス、pnダイオードおよびショットキー・ダイオードなどの整流接点、ならびにデバイスに対する接点およびデバイス間のコネクタを有している。FETは拡散部への低抵抗導体を有するとともに、低オーバーラップ・キャパシタンスを維持している。サブサーフェース電極に対する低抵抗および低キャパシタンス接触は、低誘電絶縁体によって絶縁することができる高導電性サブサーフェース・コネクタを使用して達成される。デバイスのスタックがバルク単結晶半導体内に同時に形成される。

請求項（抜粋）：

バルク単結晶基板と、前記単結晶基板に埋め込まれた、ほぼ連続したp+層の隣接したものではなく、ほぼ隣接したp+層の酸化残留物である第1水平トレンチと、前記水平トレンチに隣接し、前記バルク単結晶基板内にある部分を有する電子デバイスとからなる半導体チップ。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 625 Z , H01L 27/04 C

引用特許：

審査官引用 (9件)

半導体記憶装置の製造方法
公報種別：公開公報出願番号：特願平4-271748 出願人：株式会社東芝
特開昭62-118565
特開昭61-032569

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