特許
J-GLOBAL ID：200903072986608741

半導体記憶装置

発明者：
熊谷 敬

熊谷 敬 について

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竹内 正浩

竹内 正浩 について

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小平 覚

小平 覚 について

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野田 貴史

野田 貴史 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-360378
公開番号（公開出願番号）：特開2001-176988
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
要約：
【要約】【課題】 小型化することが可能なSRAMを提供すること。【解決手段】 駆動トランジスタQ3のドレインと負荷トランジスタQ5のドレインとは、ドレイン-ドレイン接続層31aにより接続される。駆動トランジスタQ4のドレインと負荷トランジスタQ6のドレインとは、ドレイン-ドレイン接続層31bにより接続される。駆動トランジスタQ3および負荷トランジスタQ5のゲート電極(ゲート電極層21a)とドレイン-ドレイン接続層31bとは、ドレイン-ゲート接続層41bにより接続されている。駆動トランジスタQ4および負荷トランジスタQ6のゲート電極(ゲート電極層21b)とドレイン-ドレイン接続層31aとは、ドレイン-ゲート接続層41aにより接続されている。
請求項（抜粋）：
第1および第2のインバータで構成されるフリップフロップにより情報を記憶する半導体記憶装置であって、第1および第2のゲート電極層、第1および第2のドレイン-ドレイン接続層、第1および第2のドレイン-ゲート接続層を備え、前記インバータは、負荷トランジスタおよび駆動トランジスタを含み、前記ゲート電極層は、前記負荷トランジスタおよび前記駆動トランジスタのゲート電極を含み、前記ドレイン-ドレイン接続層は、前記負荷トランジスタのドレインと前記駆動トランジスタのドレインとを接続し、前記第1のドレイン-ドレイン接続層と前記第2のドレイン-ドレイン接続層との間に、前記第1および前記第2のゲート電極層が位置し、前記第1のドレイン-ゲート接続層は、前記第1のドレイン-ドレイン接続層と前記第2のゲート電極層とを接続し、前記第2のドレイン-ゲート接続層は、前記第2のドレイン-ドレイン接続層と前記第1のゲート電極層とを接続し、前記ドレイン-ゲート接続層、前記ドレイン-ドレイン接続層、および前記ゲート電極層は、それぞれ、異なる層にある、半導体記憶装置。
IPC (2件)：
H01L 21/8244 ,  H01L 27/11
Fターム (15件)：
5F083BS27 ,  5F083BS48 ,  5F083GA09 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083KA03 ,  5F083KA05 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01
引用特許：
出願人引用 (4件)
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