特許
J-GLOBAL ID：200903073082679041

半導体記憶装置およびその制御方法

発明者：
大 塚 伸 朗

大 塚 伸 朗 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273450
公開番号（公開出願番号）：特開2001-101899
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 各メモリセルに印加されるストレスレベルが不良セルの影響を受けないようにした半導体記憶装置を提供する。【解決手段】 アドレスバッファ1と、第1のプリデコーダ2と、レジスタ回路3と、ヒューズデータ記憶部4と、第1のマルチプレクサ5と、第2のプリデコーダ6と、インバータ7と、第2のマルチプレクサ8と、メモリセルアレイ9と、を備えている。ヒューズデータ記憶部4は、外部から入力されたアドレス信号をプリデコードした結果に対応させて、不良個所のアドレスをプリデコードした結果をヒューズデータとして記憶するため、不良個所をスペアセルに置き換えることができるだけでなく、不良が存在しないという状態もヒューズデータにより設定することができる。したがって、ヒューズデータを利用することにより、バーンインテスト時には、不良個所を除く全メモリセルに所望のストレスを印加することができる。
請求項（抜粋）：
不良セルに対応するアドレスを記憶する不良情報記憶手段と、前記不良情報記憶手段に記憶されているアドレスに基づいて、不良セルを含む所定範囲内のメモリセルをスペアセルに置き換えるスペアセル置換手段と、を備える半導体記憶装置において、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記所定範囲内のメモリセルを除く他のメモリセルすべてを選択する選択手段を備えることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 671 ,  G11C 29/00 603
FI (2件)：
G11C 29/00 671 F ,  G11C 29/00 603 H
Fターム (7件)：
5L106CC04 ,  5L106CC17 ,  5L106CC22 ,  5L106DD01 ,  5L106DD36 ,  5L106EE02 ,  5L106EE07
引用特許：
出願人引用 (2件)
  • 半導体メモリ
    公報種別：公開公報   出願番号：特願平5-049699   出願人：株式会社東芝
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平7-061273   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
審査官引用 (2件)
  • 半導体メモリ
    公報種別：公開公報   出願番号：特願平5-049699   出願人：株式会社東芝
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平7-061273   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社

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