特許
J-GLOBAL ID：200903073088963701

半導体装置およびその製造方法

発明者：
酒井 久弥

酒井 久弥 について

, 
清水 紀嘉

清水 紀嘉 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-254426
公開番号（公開出願番号）：特開2008-078300
出願日： 2006年09月20日
公開日（公表日）： 2008年04月03日
要約：
【課題】多層配線構造を備えた半導体装置において、配線溝底面におけるバリアメタル膜の消失を回避しつつ、ビアプラグ下端において下層配線パターンと確実なコンタクトを実現する。【解決手段】配線溝およびビアホールの側壁面および底面を覆うようにバリアメタル膜をスパッタ法により堆積する際に、前記バリアメタル膜の堆積を、層間絶縁膜主面上における堆積速度がスパッタエッチング速度よりも大きくなる第1の条件で前記バリアメタル膜の堆積を行う第1のスパッタ工程と、前記層間絶縁膜主面上における堆積速度とスパッタエッチング速度がほぼ等しくなる第2の条件で前記バリアメタル膜の堆積を行う第2のスパッタ工程により、実行する。【選択図】図5
請求項（抜粋）：
第1の絶縁膜中に埋設された第1の配線パターンと、 前記第1の絶縁膜上に前記第1の配線パターンを覆う第2の絶縁膜と、 前記第2の絶縁膜の上部に形成された配線溝と、 前記第2の絶縁膜の下部において、前記配線溝から下方に延在し前記第1の配線パターンを露出するビアホールと、 前記配線溝を充填する第2の配線パターンと、 前記第2の配線パターンから下方に前記ビアホール中を延在し、前記第1の配線パターンにコンタクトするビアプラグと、 前記第2の配線パターンと前記配線溝の間に形成され、さらに前記ビアプラグの表面を連続して覆うバリアメタル膜と、 を含む多層配線構造を備えた半導体装置であって、 前記ビアプラグは、その先端部が、前記第1の配線パターン中に、前記第1の配線パターンの表面を越えて侵入し、 前記配線溝は、平坦な底面を有し、 前記バリアメタル膜は、前記ビアプラグ側壁面において、前記ビアプラグ先端部におけるよりも大きな膜厚を有することを特徴とする半導体装置。
IPC (2件)：
H01L 21/768 ,  H01L 21/285
FI (2件)：
H01L21/90 A ,  H01L21/285 S
Fターム (49件)：
4M104BB04 ,  4M104BB13 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104DD38 ,  4M104DD39 ,  4M104DD52 ,  4M104FF13 ,  4M104FF17 ,  4M104FF22 ,  4M104HH15 ,  4M104HH20 ,  5F033HH11 ,  5F033HH12 ,  5F033HH17 ,  5F033HH18 ,  5F033HH21 ,  5F033JJ11 ,  5F033JJ12 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033KK11 ,  5F033KK21 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN13 ,  5F033NN30 ,  5F033PP06 ,  5F033PP15 ,  5F033PP23 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ14 ,  5F033QQ25 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR06 ,  5F033RR21 ,  5F033RR29 ,  5F033SS08 ,  5F033SS11 ,  5F033WW01 ,  5F033WW07 ,  5F033XX02 ,  5F033XX09
引用特許：
出願人引用 (2件)
  • 米国公開2006/0189115号公報
  • 米国公開2005/0151263号公報
審査官引用 (2件)

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