特許
J-GLOBAL ID：200903073700062042
不揮発性半導体記憶装置の消去方法
発明者：
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出願人/特許権者：
代理人 (1件)：
宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-064484
公開番号（公開出願番号）：特開平10-261292
出願日： 1997年03月18日
公開日（公表日）： 1998年09月29日
要約：
【要約】【課題】 消去動作として、ドレインを浮遊状態とし、制御ゲートに負電圧を、ソースに正電圧を印加する不揮発性半導体記憶装置において、書込み/消去の繰返し特性の劣化を抑制し、信頼性向上を図る。【解決手段】 消去動作時に、制御ゲートまたはソースに印加するいずれか一方のパルスとして、消去初期の印加電圧が低く、その後、時間とともに印加電圧が増加するパルスを用いる。例えば、図1に示すように、消去時に、ドレインを浮遊状態とし、ソースに“4V”の定電圧パルスを印加し、一方、制御ゲートに印加するパルスとして、消去初期の印加電圧が低く、その後、時間と共に印加電圧が増加するパルスを用いる。これによって、定電圧パルスを用いた場合よりも、消去初期のトンネル酸化膜にかかる電界を低く抑えることができる。このため、高電界ストレスによってトンネル酸化膜中に発生する電子トラップが抑えられ、電子トラップに起因した書込み/消去の繰返し特性の劣化を改善できる。
請求項（抜粋）：
第一導電型半導体基板、前記半導体基板の一主面に形成された第二導電型のソース領域及びドレイン領域、前記半導体基板上に第一の絶縁膜を介して形成される浮遊ゲート、前記浮遊ゲート上に第二の絶縁膜を介して形成される制御ゲートを有する不揮発性半導体記憶装置の消去方法において、消去動作として、前記ドレイン領域を浮遊状態とし、前記制御ゲートには負電圧を、前記ソース領域には正電圧を印加し、消去動作時に、前記制御ゲートまたは前記ソース領域に印加するいずれか一方のパルスとして、消去初期の印加電圧が低く、その後、時間とともに印加電圧が増加するパルスを用いることを特徴とする不揮発性半導体記憶装置の消去方法。
引用特許：
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