特許
J-GLOBAL ID：200903073891109698
出力バッファ及び可変待ち時間出力回路
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-313708
公開番号（公開出願番号）：特開平7-226080
出願日： 1994年12月16日
公開日（公表日）： 1995年08月22日
要約：
【要約】 (修正有)【目的】 高速で動作でき、バイナリ論理レベルの2つの極性の間で出力ドライバ信号を供給する。【構成】 RAM回路の出力ドライバを、データ及びクロック信号の相対的なタイミングが可変又は不確定であるデータ源及びクロックから、対向するバイナリデータ値のうち何れかに駆動する出力バッファであって、パルスのうち1つがデータパルスのリーディングエッジより早いか、遅いか、又は該データパルスと競争状態である立ち上がりエッジを有するクロック信号源、データ信号源、及び前記クロック信号を受信し、待ち時間制御を出力する待ち時間カウンタ、並びに待ち時間クロック信号及び前記データパルスを加算する装置を有し、前記待ち時間クロック信号及び同期状態にある前記加算装置から出力ドライバに信号を供給する。また、適切な遅延によってクロック周期のリーディングエッジに従うSDRAM用の可変待ち時間出力回路を構成する。
請求項（抜粋）：
ランダムアクセスメモリ(RAM)回路の出力ドライバを、データ及びクロック信号の相対的なタイミングが可変或いは不確定であるデータ源及びクロックから、対向するバイナリデータ値のうち何れかに駆動する出力バッファであって、(a)データ信号源と、(b)パルスを有し、該パルスのうち1つがデータパルスのリーディングエッジより早いか、該データパルスのリーディングエッジより遅いか、或いは該データパルスと競争状態である立ち上がりエッジを有するクロック信号源と、(c)前記クロック信号を受信し、待ち時間制御を出力する待ち時間カウンタと、(d)待ち時間クロック信号と前記データパルスを加算する手段と、(e)前記待ち時間クロック信号と同期状態にある前記加算手段から出力ドライバに信号を供給する手段とよりなることを特徴とする出力バッファ。
引用特許：
前のページに戻る
