液晶表示装置用アレー基板の製作方法

発明者：
出願人/特許権者：
代理人 (1件)：園田吉隆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-176354
公開番号（公開出願番号）：特開2002-057347
出願日： 2001年06月11日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】ゲート電極とドレーン電極の形状を新しい構造に設計して、ドレーン電極とゲート電極間の寄生容量を最少化し、寄生容量の変動量を最少化して高画質の液晶パネルを製作する。【解決手段】本発明は液晶表示装置用アレー基板に関し、特にアレー基板上に形成されるスイッチング素子のゲート電極とデータ電極の重なり合いにより生じる寄生容量を最少化して、寄生容量の変動を減少させる。ドレーン電極の一部がゲート電極と重ならないように一部ドレーン電極下部のゲート電極をエッチングしてスイッチング素子を構成して寄生容量を最少化し、ゲート電極とドレーン電極の重さなり部分を対称的に構成してゲート電極とドレーン電極の重なる部分にミスアラインが生じても相互に面積を補償して、寄生容量の変動抑制し、高画質の液晶表示装置を製作する。

請求項（抜粋）：

前記基板上に一方向に延びるゲート配線と、前記ゲート配線と垂直に交差するデータ配線と、前記ゲート配線とデータ配線とが垂直に交差する付近のゲート配線上に定義されて、中央部に開放部を有するゲート電極と、前記ゲート電極を覆う第1絶縁層と、前記ゲート電極上の第1絶縁膜層上に形成された半導体層と、前記半導体層上に形成されて、前記ゲート配線の開放部上に対応し、ゲート電極と所定面積が重なるように形成されたドレーン電極と、前記データ配線から延長されて、ドレーン電極と所定間隔離隔されて同じ層に形成され、前記ドレーン電極と前記ゲート電極の開放部とを半導体層の段差に沿って囲むソース電極と、前記ゲート電極と、第1絶縁層と、半導体層と、ソース及びドレーン電極で構成されて、前記ゲート配線とデータ配線が交差する付近に位置する薄膜トランジスタを含む液晶表示装置用アレー基板。

IPC (7件)：

H01L 29/786 , G02F 1/1343 , G02F 1/1368 , G09F 9/30 338 , G09F 9/35 , H01L 21/336 , H01L 29/41

FI (8件)：

G02F 1/1343 , G02F 1/1368 , G09F 9/30 338 , G09F 9/35 , H01L 29/78 616 T , H01L 29/78 617 K , H01L 29/78 627 C , H01L 29/44 F

Fターム (59件)：

2H092GA13 , 2H092GA29 , 2H092JA24 , 2H092JA37 , 2H092JA41 , 2H092JA45 , 2H092KA05 , 2H092NA23 , 2H092PA08 , 2H092PA09 , 4M104AA09 , 4M104BB02 , 4M104BB13 , 4M104BB16 , 4M104BB18 , 4M104CC05 , 4M104EE03 , 4M104EE17 , 4M104EE18 , 4M104FF11 , 4M104GG20 , 4M104HH14 , 5C094AA02 , 5C094BA03 , 5C094BA43 , 5C094CA19 , 5C094DA14 , 5C094DA15 , 5C094DB04 , 5C094EA04 , 5C094EA07 , 5C094EB02 , 5F110AA02 , 5F110BB01 , 5F110CC07 , 5F110EE03 , 5F110EE04 , 5F110EE24 , 5F110EE25 , 5F110EE43 , 5F110FF01 , 5F110FF02 , 5F110FF03 , 5F110FF27 , 5F110GG02 , 5F110GG15 , 5F110HK03 , 5F110HK04 , 5F110HK32 , 5F110HL07 , 5F110HL22 , 5F110HM04 , 5F110HM13 , 5F110NN02 , 5F110NN23 , 5F110NN24 , 5F110NN27 , 5F110NN33 , 5F110NN72

引用特許：

審査官引用 (2件)

薄膜トランジスタマトリックス
公報種別：公開公報出願番号：特願平4-250265 出願人：富士通株式会社
アクティブマトリクス液晶表示パネル及びその製造方法
公報種別：公開公報出願番号：特願平7-227091 出願人：日本電気株式会社

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