特許
J-GLOBAL ID:200903074202201651
メモリ制御装置
発明者:
出願人/特許権者:
代理人 (1件):
森田 寛 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平8-280428
公開番号(公開出願番号):特開平10-125062
出願日: 1996年10月23日
公開日(公表日): 1998年05月15日
要約:
【要約】【課題】 本発明は、メモリ制御装置に関し、シンクロナスDRAM(SDRAM)からなるメモリを高速化することを目的とする。【解決手段】 主制御回路201への第1のクロックの供給中、アクセス源100からのアクセスの行アドレスと記憶手段203に保持された活性化行アドレスとが一致している場合に、制御信号形成回路204が行アドレスの活性化を行うことなくそのアクセスの列アドレスを用いてSDRAM300をアクセスするための制御信号を形成する。第1のクロックの供給停止の間、コマンド発行手段206がSDRAM300にリフレッシュを行わせるためのコマンドを発行する。第1のクロックの供給再開の際、参照手段205が記憶手段203の活性化行アドレスを参照して、これを用いてコマンド発行手段206がSDRAM300に活性化行アドレスの活性化を行なわせるコマンドを発行する。
請求項(抜粋):
メモリをアクセスするアクセス源と当該メモリとの間に設けられ、1又は2以上のシンクロナスDRAMからなるメモリを制御するメモリ制御装置であって、前記アクセス源に供給される停止可能な第1のクロックが供給される主制御回路と、前記シンクロナスDRAMに供給される無停止の第2のクロックが供給される副制御回路とからなり、前記主制御回路は、前記シンクロナスDRAMにおいて活性化された行アドレスを保持する記憶手段と、前記記憶手段に保持された行アドレスと前記シンクロナスDRAMをアクセスする行アドレスとの比較の結果に基づいて、前記副制御回路に前記シンクロナスDRAMをアクセスさせるための所定の制御信号を形成する制御信号形成回路とを備え、前記副制御回路は、前記記憶手段に保持された行アドレスを参照する参照手段と、前記シンクロナスDRAMに対して所定のコマンドを発行するコマンド発行手段とを備え、前記主制御回路に対して前記第1のクロックが供給されている間において、前記アクセス源からのアクセスがあった時、前記比較の結果両者が一致している場合には前記制御信号形成回路が行アドレスの活性化を行うことなく当該アクセスの列アドレスを用いて前記シンクロナスDRAMをアクセスするための制御信号を形成し、この制御信号に従って前記副制御回路が前記シンクロナスDRAMをアクセスし、前記主制御回路に対して前記第1のクロックが供給されている間において、前記アクセス源からのアクセスがあった時、前記比較の結果両者が一致していない場合には、前記制御信号形成回路が、プリチャージを行った後に当該アクセスの行アドレスを用いて当該行アドレスを活性化して当該アクセスの列アドレスを用いて前記シンクロナスDRAMをアクセスするための制御信号を形成すると共に前記記憶手段が当該行アドレスを保持し、この制御信号に従って前記副制御回路が前記シンクロナスDRAMをアクセスし、前記主制御回路に対して前記第1のクロックの供給が停止されている間において、前記コマンド発行手段が前記シンクロナスDRAMにリフレッシュを行わせるための所定のコマンドを発行し、前記第1のクロックの供給が再開される際に、前記参照手段が前記記憶手段に保持されている行アドレスを参照して、これを用いて前記コマンド発行手段が前記シンクロナスDRAMに当該参照した行アドレスの活性化を行なわせるための所定のコマンドを発行することを特徴とするメモリ制御装置。
IPC (3件):
G11C 11/407
, G06F 12/02 590
, G11C 11/406
FI (3件):
G11C 11/34 362 S
, G06F 12/02 590 B
, G11C 11/34 363 Z
引用特許:
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