半導体集積回路

発明者： ,
出願人/特許権者：
代理人 (1件)：平戸哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-008542
公開番号（公開出願番号）：特開平7-219658
出願日： 1994年01月28日
公開日（公表日）： 1995年08月18日
要約：

【要約】【目的】降圧回路を内蔵して構成される半導体集積回路に関し、基準電圧発生回路を構成するトランジスタのゲート酸化膜と、降圧電圧を電源電圧として動作する内部回路を構成するトランジスタのゲート酸化膜とを同一のプロセスで形成して同一の膜厚としても、基準電圧発生回路の安定した動作を確保することができると共に、試験時、降圧回路に対して、基準電圧発生回路が出力する基準電圧よりも低電圧の基準電圧を外部から供給することができるようにする。【構成】通常動作時、外部電源電圧VCCよりも低電圧の昇圧電圧VIIBを電源電圧としてpMOSトランジスタ36を介して基準電圧発生回路21に供給し、試験時には、パッド38に外部電源電圧VCCを印加することにより、pMOSトランジスタ36を非導通状態とし、基準電圧発生回路21を非活性状態にする。

請求項（抜粋）：

基準電圧(VREF)を出力する基準電圧発生回路(15)と、前記基準電圧(VREF)を外部から供給される外部電源電圧(VCC)よりも低電圧の範囲で昇圧する昇圧回路(16)と、入力端(17A)を前記昇圧回路(16)の昇圧電圧出力端(16A)に接続され、出力端(17B)を前記基準電圧発生回路(15)の電源電圧入力端(15A)に接続され、通常動作時は、電源投入によって導通状態とされ、試験時は、制御端(17C)に所定の電圧(VA)を印加されることにより、非導通状態とされるスイッチ素子(17)と、前記外部電源電圧(VCC)を降圧し、前記基準電圧(VREF)と同一電圧の降圧電圧(VIIA)を出力する降圧回路(18)と、前記降圧電圧(VIIA)を電源電圧として動作する内部回路(19)とを設けて構成されていることを特徴とする半導体集積回路。

引用特許：

審査官引用 (8件)

定電圧回路および電源回路
公報種別：公開公報出願番号：特願平3-016438 出願人：アルプス電気株式会社
半導体集積回路
公報種別：公開公報出願番号：特願平4-295037 出願人：日本電気株式会社
特開昭63-073312

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