特許

J-GLOBAL ID：200903074721229865

半導体記憶装置

発明者： 橘川 五郎 ,  秋葉 武定 ,  大鳥 浩 ,  ウイリアム・アール・マッキー ,  ジェフリー・イー・コーリング ,  トロイ・エイチ・ハーンドン
出願人/特許権者： 株式会社日立製作所 ,  テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-179702
公開番号（公開出願番号）：特開平9-135006
出願日： 1996年07月09日
公開日（公表日）： 1997年05月20日
要約：

【要約】【課題】 回路のサイズを最小にする、アレイタイプの集積回路上のメッシュ状電源及び信号バスを提供する。【解決手段】 メッシュシステムのためのスルーホールは、周辺回路だけでなくサブアレイ18a、18bにも配置される。メッシュシステムの電源バス及び信号バスは、アレイを横断して垂直及び水平の両方向に伸びており、すべての垂直バスは1つの金属層M3に、また、すべての水平バスは他の金属層M2に置かれている。1つの層のバスはアレイに配置されたスルーホールにより他の層の適切なバスに接続されている。接続されたバスは、適切なセンスアンプドライバへと伸びている。

請求項（抜粋）：

主面を有する半導体基板と、前記半導体基板の主面上において、複数のメモリセルが行列状に配置されてなるメモリセルアレイ領域と、前記メモリセルアレイ領域内に配置された複数のメモリセルに接続され、行方向に延在する複数のビット線と、前記メモリセルアレイ領域内に配置された複数のメモリセルに接続され、列方向に延在する複数のワード線と、前記メモリセルアレイ領域に近接して形成され、複数のMOSFETを有する第1の周辺回路領域と、前記メモリセルアレイ領域の外の領域であって、前記半導体基板の主面上に形成され、かつ所定の電位が外部から供給される電源パッドと、前記メモリセルアレイ領域上に形成され、前記ビット線及びワード線の上を前記行方向に延在する第1電源配線と、前記第1電源配線とは別層の導体層で形成され、前記メモリセルアレイ領域上であって、前記ビット線及びワード線の上を前記列方向に延在する第2電源配線とを有し、前記第1電源配線と前記第2電源配線とは、前記メモリセルアレイ領域上に両者の交差部分を有し、前記交差部分において前記第1電源配線と前記第2電源配線とは電気的に接続されており、前記第1電源配線及び第2電源配線の一方は、前記電源パッドに電気的に接続されており、前記第1の周辺回路領域の前後複数のMOSFETへは、前記第1電源配線及び第2電源配線を介して前記電源パッドから前記所定の電位が供給されることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401

FI (3件)：

H01L 27/10 681 E ,  G11C 11/34 371 K ,  H01L 27/10 681 C

引用特許：

出願人引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平3-340834   出願人：三菱電機株式会社
• 特開平4-228171
  
• 特開平4-212454
  
• 特開平2-003146
  

審査官引用 (1件)

• 特開平4-212454
  

引用文献：

出願人引用 (1件)

• A 64-Mb DRAM with Meshed Power Line