特許
J-GLOBAL ID：200903074810235291

半導体装置の製造方法

発明者：
佐藤 夏樹

佐藤 夏樹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平8-258455
公開番号（公開出願番号）：特開平10-107220
出願日： 1996年09月30日
公開日（公表日）： 1998年04月24日
要約：
【要約】【課題】 平坦部で設計値通りの配線寸法が得られる条件で、段差近傍の配線寸法が平坦部よりも細くなるのを防止する。【解決手段】 急峻な段差部を有する半導体装置で、その段差部の上部,下部の少なくともどちらか一方のレジスト膜厚が平坦部と異なってしまう部分のみ、配線のマスク寸法を設計値よりも太くし、かつ段差部から離れた平坦部のマスク寸法は設計値としたマスクパターンを用いることにより、段差近傍部,平坦部どこでも出来上がりで設計値通りに配線が形成できるようにする。その結果、部分的なリストアレベルの低下やタイミングずれ等の製品の品質や歩留りが低下するような不具合は発生しない。
請求項（抜粋）：
半導体装置の急峻な段差部近傍の上部,下部の少なくともどちらか一方にある配線のマスク寸法を設計値よりも太くし、かつ段差部から離れた平坦部のマスク寸法を設計値とし、該マスクパターンを用いてフォトレジストをパターニングすることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205
FI (2件)：
H01L 27/10 681 A ,  H01L 21/88 Z
引用特許：
審査官引用 (3件)

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