特許

J-GLOBAL ID：200903074957322424

半導体集積回路

発明者： 小澤 治 ,  佐々木 敏夫 ,  森 涼 ,  倉石 孝 ,  安 義彦
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2006-018876
公開番号（公開出願番号）：特開2007-201236
出願日： 2006年01月27日
公開日（公表日）： 2007年08月09日
要約：

【課題】SOI型のMOSトランジスタを用いた回路の高速動作と低消費電力を向上させる。【解決手段】複数個のSOI構造のMOSトランジスタには、ボディーフローティング、ボディー電圧固定、及びボディー電圧が可変可能にされたものが混在される。動作電源が相対的に低電圧であってスイッチング動作を主体とする論理回路において高速動作を期待するときはボディーフローティングを、電流電圧特性のキンク現象を本質的に嫌うアナログ系回路にはボディー電圧固定、アクティブ状態では動作の高速性が要求されスタンバイ状態では低消費電力が要求される論理回路にはボディーバイアス可変の制御を採用すればよい。ボディーフローティング、ボディー電圧固定、及びボディー電圧可変とされるトランジスタを混在させることにより、動作の高速化と低消費電力の点について回路の機能や構成に応じて的確なボディーバイアスを採用することが容易になる。【選択図】図1

請求項（抜粋）：

基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたMOSトランジスタを複数個有し、 前記複数個のMOSトランジスタには、前記ボディーがフローティングにされたもの、前記ボディーの電圧が固定されたもの、及び前記ボディーの電圧が可変可能にされたものが混在された半導体集積回路。

IPC (5件)：

H01L 21/823 ,  H01L 27/088 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 29/786

FI (4件)：

H01L27/08 102A ,  H01L27/04 F ,  H01L29/78 613Z ,  H01L27/08 102B

Fターム (39件)：

5F038DF01 ,  5F038DF08 ,  5F038DF12 ,  5F038DF16 ,  5F038EZ06 ,  5F038EZ08 ,  5F038EZ20 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AB06 ,  5F048AB07 ,  5F048AC03 ,  5F048BA16 ,  5F048BB01 ,  5F048BB14 ,  5F048BB16 ,  5F048BC01 ,  5F048BC16 ,  5F048BE03 ,  5F048BE09 ,  5F048BF16 ,  5F048BF18 ,  5F048BG12 ,  5F110AA01 ,  5F110AA09 ,  5F110BB03 ,  5F110BB04 ,  5F110BB07 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110GG02 ,  5F110GG12 ,  5F110GG28 ,  5F110GG60 ,  5F110HK05 ,  5F110NN62 ,  5F110NN78

引用特許：

出願人引用 (2件)

• 低電圧SOI型論理回路
  公報種別：公開公報   出願番号：特願平7-157647   出願人：日本電信電話株式会社
• MOSFET回路
  公報種別：公開公報   出願番号：特願平8-098859   出願人：日本電信電話株式会社